ARTERIS (AIP) — NoC IP가 만드는 칩 안의 도로망 산업
AI/자동차/칩렛 시대의 인터커넥트 IP, 비전공 투자자를 위한 산업 가이드
ARTERIS (AIP) — NoC IP가 만드는 칩 안의 도로망 산업
AI/자동차/칩렛 시대의 인터커넥트 IP, 비전공 투자자를 위한 산업 가이드 기간: 2026-04-27 ~ 2026-05-03 | 사용자 요청 집중 분석 (AIP 사업 분야)
학습 목표 (Quick Map)
이 디제스트를 끝까지 읽으면 다음을 답할 수 있어야 합니다.
- 칩 안의 도로망이란 무엇이고, 왜 2010년대 중반부터 갑자기 중요해졌는가
- 반도체 IP 사업이 어떻게 돈을 버는가 (라이선스 + 로열티 + 유지보수)
- ARTERIS의 5대 제품(FlexNoC 5 / FlexGen / Ncore 3 / CodaCache / Magillem)이 각각 어떤 문제를 푸는가
- AI 칩 / 자율주행 / 칩렛(Chiplet) 세 메가 트렌드가 ARTERIS 매출에 어떻게 연결되는가
- 시너지 vs 시놉시스 vs 케이던스 vs In-house 자체 개발 사이에서 ARTERIS가 살아남는 이유 4가지
- 투자자가 분기 실적에서 추적해야 할 KPI 6가지
핵심 질문 3개
이 디제스트가 답하려는 질문입니다. 본문 어디에서 해답이 나오는지 미리 알려드립니다.
- Q1. ARTERIS는 시총 12억 달러짜리 작은 회사인데, 왜 NVIDIA·AMD·Apple 같은 거인들이 의존한다고 하는가? → 2절·4절·7절
- Q2. AI 칩과 자율주행이 NoC IP 시장을 키운다고 하는데, 그 인과관계가 정확히 무엇인가? → 5절·9절
- Q3. 자체 NoC를 만드는 NVIDIA·Apple이 늘어나는 와중에 ARTERIS의 해자는 얼마나 단단한가? → 6절·7절·9절
선수 개념 (Prerequisites)
이 학습자료를 이해하려면 다음 5개 개념이 먼저 필요합니다. 본문에서는 이 개념을 매번 재정의하지 않으니 먼저 익혀두세요.
- SoC (System-on-Chip): 시스템 온 칩, 즉 "칩 하나 위의 시스템 전체"라는 뜻. 과거에는 CPU·메모리·GPU·통신 칩이 메인보드 위 별도 패키지였다면, 스마트폰 시대 이후로 이 모든 부품을 하나의 실리콘 다이 위에 통합한 형태가 표준이 됐다. 아이폰의 A17 Pro, 갤럭시의 엑시노스가 모두 SoC다.
- NoC (Network-on-Chip): 네트워크 온 칩, "칩 안의 네트워크". SoC 안에서 수십~수백 개의 IP block(CPU, GPU, NPU, 메모리 컨트롤러 등)을 연결해 데이터를 주고받게 만드는 통신 인프라. 패킷 스위칭 방식의 라우터 네트워크로 동작하며, 인터넷이 컴퓨터 사이를 연결한다면 NoC는 칩 안의 부품 사이를 연결한다.
- 반도체 IP 라이선스 모델: 반도체 IP(Intellectual Property)는 검증된 회로 설계 블록(예: ARM CPU 코어, ARTERIS NoC, USB 인터페이스 등)을 의미한다. IP 회사는 자체 칩을 만들지 않고, 설계도와 검증 데이터를 라이선스 형태로 칩 설계 회사에 판다. 보통 선수 라이선스 비용 + 칩이 양산될 때마다 받는 단위당 로열티 + 매년 받는 유지보수 비용으로 매출이 구성된다. 음악 저작권과 비슷한 인세 구조다.
- 칩렛 (Chiplet) / UCIe: 칩렛은 거대한 SoC 다이를 여러 개의 작은 다이(칩렛)로 쪼개 패키지 안에서 연결하는 방식이다. 5nm 공정에서 800mm² 다이를 만들면 수율(잘 만들어지는 비율)이 처참하지만, 같은 면적을 4개 칩렛으로 쪼개면 수율이 극적으로 올라가고 비용도 절감된다. **UCIe (Universal Chiplet Interconnect Express)**는 서로 다른 회사가 만든 칩렛이 하나의 패키지에서 통신할 수 있도록 한 표준 규격이다. AMD MI300, NVIDIA Blackwell이 모두 칩렛 구조다.
- 캐시 코히어런시 (Cache Coherency): 여러 CPU/GPU 코어가 각자의 캐시(빠른 임시 메모리)에 같은 데이터를 복사해 쓸 때, 한 코어가 그 값을 수정하면 다른 코어들의 캐시도 자동으로 업데이트되거나 무효화돼야 한다. 이 일관성을 자동으로 유지하는 메커니즘이 캐시 코히어런시다. MESI / MOESI 프로토콜이 표준. 캐시 코히어런시가 깨지면 멀티코어 시스템은 데이터 불일치로 작동을 멈춘다.
더 깊게 알고 싶다면 반도체 IP 산업 Concept Primer와 Chiplet/UCIe Primer를 먼저 읽으세요.
0절. 이 문서에서 등장할 핵심 용어 (Quick Glossary)
본격 해설 전, 본문에 반복 등장할 핵심 약어를 한 번에 모았습니다. 이미 선수 개념(Prerequisites)에 정의한 용어는 여기서 반복하지 않습니다.
1절. 들어가며 — 왜 ARTERIS를 이해해야 하는가
1.1 칩 산업의 가치 사슬은 어디로 이동하는가
반도체 산업의 가치는 지난 30년 동안 세 단계로 이동해 왔습니다. 단순히 "더 작은 트랜지스터"에서 "더 잘 연결된 시스템"으로 무게 중심이 옮겨갔다는 뜻입니다. 아래 다이어그램은 이 흐름을 한 줄로 보여줍니다.
- 1990년대까지는 트랜지스터를 얼마나 작게 만드느냐가 칩 회사의 생사를 갈랐습니다. 공정 미세화 = 시장 지배.
- 2010년대가 되자 모바일 SoC가 폭발했고, 한 다이에 100개가 넘는 IP block이 들어가면서 검증된 IP를 잘 골라 조립하는 능력이 핵심 경쟁력이 됐습니다. ARM이 시총 1,500억 달러까지 올라간 배경입니다.
- 2020년대에는 무어의 법칙이 둔화되고, 단일 다이에 더 많은 트랜지스터를 욱여넣기보다 여러 다이를 어떻게 빠르게 연결하느냐가 시스템 성능을 결정하게 됐습니다. 칩렛이 본격화하고, 패키징 회사 TSMC CoWoS·삼성 I-Cube가 인기를 누리는 이유입니다.
ARTERIS가 다루는 NoC(Network-on-Chip) IP는 정확히 세 번째 단계의 핵심입니다. 즉 "칩 안의 도로망"을 설계하는 IP인데, 이 도로망의 품질이 곧 AI 칩의 추론 속도, 자율주행 SoC의 안전성, 칩렛 패키지의 성능을 좌우합니다.
1.2 ARTERIS — 작지만 의외의 위치에 있는 회사
ARTERIS는 2003년 설립된 미국 캘리포니아 캠벨에 본사를 둔 NoC IP 전문 기업입니다. 2021년 NASDAQ에 상장(티커: AIP)했습니다. 회사의 현재 스냅샷을 표로 정리하면 위치를 가늠하기 좋습니다.
비유하자면 ARTERIS는 고속도로 설계 컨설턴트입니다. 자기가 도로를 직접 짓지(=칩을 만들지) 않습니다. 대신 도시 계획자(=칩 설계 회사)에게 "이 모양 도시에는 이런 도로망이 최적이다"라는 검증된 청사진을 팔고, 도로가 깔린 후 차가 한 대 지나갈 때마다(=칩이 한 개 양산될 때마다) 통행료(=로열티)를 받습니다.
1.3 이 디제스트의 학습 목표
이 문서는 ARTERIS를 단순히 "AI 수혜주"로 소개하는 것을 넘어, 다음 세 층위에서 비전공 투자자가 회사와 산업을 같은 깊이로 이해하도록 돕습니다.
- 기술 이해: NoC가 무엇이고, 왜 Bus를 대체했고, AI 시대에 왜 더 중요해지는가
- 산업 이해: 반도체 IP 산업의 비즈니스 모델, 시장 규모, ARTERIS의 위치
- 해자 이해: 시총 12억 달러짜리 회사가 어떻게 거인들 사이에서 살아남는가
투자자 관점에서 보면 — ARTERIS는 AI 칩과 자율주행의 "보이지 않는 핵심 부품"입니다. NVIDIA가 GPU에서 돈을 벌고 TSMC가 파운드리에서 돈을 번다면, ARTERIS는 그 안에서 데이터가 오가는 도로망 IP에서 인세를 받습니다. 시총은 작지만 누적 4B+ chips의 인스톨드 베이스가 만드는 로열티 복리 효과는 향후 5~10년 동안 매출 곡선의 가장 큰 동력입니다.
2절. SoC와 NoC — 칩 안의 도시와 도로망
2.1 반도체 산업의 3대 비즈니스 모델 복습
먼저 반도체 산업이 어떻게 일하는지부터 짚고 넘어갑니다. 비전공 독자에게 가장 헷갈리는 부분이라 각 모델의 정의와 비유를 한 번에 정리합니다.
여기에 추가되는 네 번째 플레이어가 바로 IP 벤더입니다.
- IP 벤더: 자체 칩을 만들지 않고 검증된 회로 블록을 라이선스로 공급. 대표: ARM (CPU), Synopsys (인터페이스 IP), ARTERIS (NoC IP), Imagination (GPU)
- 비유: 건축 부품 표준화 회사. 건물을 직접 짓지 않지만 모든 건축업자에게 "엘리베이터 시스템 청사진"을 라이선스로 판다.
ARTERIS는 이 네 번째 그룹의 일원이고, 그중에서도 NoC라는 세부 카테고리를 전문화한 회사입니다.
왜 그런가: 공정이 미세화될수록 팹 건설비가 천문학적으로 폭증해(3나노 팹 1개에 약 $20B = 27조 원), 대부분의 신규 칩 회사는 Fabless 모델로 갈 수밖에 없게 되었습니다. 현재 NVIDIA · AMD · Apple · Qualcomm 모두 Fabless이고, 이들은 TSMC라는 단일 Foundry에 의존합니다. 그런데 Fabless가 모든 회로를 자체 설계하기엔 IP block 수가 너무 많아져서, 검증된 IP를 외부에서 사오는 시장이 자연스럽게 커졌습니다.
2.2 SoC = 도시, IP block = 빌딩, NoC = 도로망
비전공 독자가 가장 먼저 잡아야 할 비유입니다. 칩이라는 추상물을 "도시"로 치환하는 순간, NoC가 왜 중요한지 직관적으로 보입니다.
- SoC = 도시: 한 칩 안에 모든 기능 블록이 모여 있는 자족 도시
- IP block = 건물: CPU·GPU·NPU·메모리·통신은 각자 다른 용도의 건물
- NoC = 도로망: 건물 사이로 데이터(=차량·물자)가 오가게 하는 도로 + 교차로 + 신호등 시스템
도시가 작을 때(빌딩 5~10개)는 일반 도로 몇 개로 충분합니다. 하지만 도시가 거대해지면(빌딩 100~500개) 단순한 격자 도로로는 정체가 풀리지 않습니다. 입체 교차로, 우회도로, 우선 통행 차로(QoS)가 필요해집니다. 이게 정확히 SoC가 NoC로 진화한 이유입니다.
서두에 제기한 더 본질적인 질문 — "왜 갑자기 NoC가 모든 AI 칩에 들어가는가?" — 의 답은 한 줄로 표현됩니다. 현대 칩에서 "연산"보다 "통신"이 더 비싸졌다. 트랜지스터가 5nm, 3nm까지 미세화되면서 한 칩에 들어가는 연산 유닛 수는 수백 개를 넘어 수천 개에 이르렀고, 그 결과 데이터 1비트를 칩 안에서 1mm 옮기는 데 드는 전력이, 그 1비트로 연산을 한 번 하는 데 드는 전력보다 더 커졌습니다. 칩이라는 도시에서, 건물 안에서 일하는 비용보다 건물 사이를 택배로 오가는 비용이 더 비싸진 셈입니다.
2.3 Bus 시대의 한계 — 1차선 도로의 정체
2010년대 초반까지 칩 내부 통신은 Bus 구조가 표준이었습니다.
- Bus (버스): 모든 IP block이 하나의 공통 신호선(버스)을 공유하는 방식. ARM이 만든 AMBA AHB/APB 같은 표준이 대표적.
- 비유: 마을의 1차선 도로. 차가 5~10대일 때는 문제없지만 100대가 되면 끝없는 정체.
왜 Bus가 한계에 도달했는가 — 세 가지 구조적 이유 때문입니다.
- 물리적 거리 문제: 칩 면적이 커지면서 빌딩 A에서 빌딩 B로 가는 배선이 길어집니다. 배선이 길수록 전기 신호가 도달하는 데 시간이 걸리고(이걸 wire delay, 와이어 지연이라 부른다), 신호가 약해져 다시 증폭해야 합니다. 즉, 거리에 비례해서 시간과 전력이 증가합니다. 1차선 도로가 도시 전체를 가로지르면 정체가 끝없이 늘어집니다.
- 동시성 부족: Bus는 한 번에 한 쌍의 통신만 가능합니다. CPU가 메모리에 접근하는 동안 GPU-NPU 통신은 막힙니다. 1차선 도로에서는 한 대만 달릴 수 있는 것과 같습니다.
- 전력 폭증: 모든 빌딩이 같은 도로를 공유하므로, 도로의 정전용량(capacitance)이 빌딩 수에 비례해 커집니다. 신호 한 번 보낼 때마다 그 큰 용량을 충전해야 하므로 전력이 폭증합니다.
2010년대 중반부터 모바일 SoC에 IP block 50개 이상이 들어가면서 Bus는 실질적으로 붕괴했고, 그 자리를 NoC가 채웠습니다.
2.4 NoC 전환 — 다차선 입체 교차로
NoC는 칩 안에 인터넷 스타일의 네트워크를 만듭니다. 단어를 풀어보면 핵심이 보입니다.
- 패킷 스위칭: 데이터를 작은 패킷 단위로 쪼개서 라우터를 통해 전달
- 라우터 (Router): 각 교차로에 배치된 작은 분배기. 패킷의 목적지를 보고 다음 길을 정함
- 링크 (Link): 라우터 사이를 연결하는 통신선
- 어댑터 (Adapter / Network Interface): IP block을 NoC에 접속시키는 인터페이스 (자동차의 진입로 같은 역할)
비유:
- Bus = 1차선 시골길: 모두가 한 줄로 줄 서서 통과
- NoC = 다차선 입체 교차로: 여러 길이 동시에 작동, 막히면 우회 가능
2010년대 후반 ARTERIS, NetSpeed(현 Intel), 그리고 자체 NoC를 만든 ARM CMN, Tilera Mesh 같은 솔루션들이 등장하며 NoC 시대가 본격 개막했습니다.
2.5 NoC 토폴로지 4종 — 도로망의 모양
NoC를 어떤 모양의 그물(=토폴로지)로 까느냐가 성능을 결정합니다. 토폴로지 선택은 칩의 용도(코어 수, 통신 패턴, 전력 예산)에 따라 달라집니다.
비유:
- Ring = 한강 자전거 도로 (한 방향 순환)
- Mesh = 맨하튼 격자 도로
- Tree = 강남대로에서 분기되는 골목들
- Crossbar = 모든 빌딩이 직통 엘리베이터로 연결
요즘 AI 가속기는 거의 대부분 Mesh 토폴로지를 씁니다. 코어가 수백~수천 개로 늘어도 격자 구조로 확장 가능하기 때문입니다. NVIDIA H100, Tenstorrent Wormhole, 구글 TPU가 모두 Mesh 기반입니다. ARTERIS의 핵심 제품 FlexNoC 5는 이 모든 토폴로지를 한 도구에서 자동으로 생성·최적화합니다. 그리고 다음 단계인 FlexGen은 거기서 한발 더 나아가 AI를 동원해 칩의 물리 레이아웃에 맞춰 토폴로지를 자동 합성합니다.
2.6 NoC 작동 원리 — 패킷 스위칭, 라우터, QoS
다음 다이어그램은 NoC를 통과하는 데이터 한 패킷의 일생을 따라갑니다. CPU가 메모리에서 데이터를 읽어 다시 받아오는 왕복 동선입니다.
NoC를 통과하는 데이터의 일생을 따라가 봅니다.
- CPU가 메모리에서 데이터를 읽고 싶어함
- Network Adapter A가 CPU의 요청을 받아 패킷으로 포장 (목적지·우선순위·페이로드)
- 라우터 R1이 패킷의 목적지를 보고 다음 라우터로 전달 (R1 → R2 → R3)
- Network Adapter B가 패킷을 풀어 메모리 컨트롤러에 전달
- 메모리에서 데이터를 받아 응답 패킷을 만들고, 역방향으로 전달
라우터의 결정 알고리즘은 여러 가지지만, 가장 흔한 것은 XY 라우팅입니다. 먼저 X축으로 이동해 같은 열에 도달하고, 그 다음 Y축으로 이동해 같은 행에 도달합니다. 단순하지만 데드락(교착 상태)을 피하기 좋습니다. 라우터의 또 하나 중요한 역할은 버퍼링입니다. 출구가 잠시 막혀 있으면 패킷을 잠깐 보관합니다. 이 버퍼 크기를 잘못 설계하면 칩 면적이 폭증하거나 통신이 막힙니다.
여기서 핵심은 QoS (Quality of Service) 입니다.
- 자율주행차의 카메라 데이터(=긴급 차량) → 우선 통행
- AI 학습용 대용량 데이터(=정기 화물 트럭) → 대역폭 보장
- 일반 OS 트래픽(=일반 차량) → 평상시 도로 사용
ARTERIS의 NoC IP는 이 QoS 정책을 정교하게 설정할 수 있도록 설계 도구를 제공합니다. 자율주행에서 카메라 프레임이 1ms 안에 NPU에 도달하지 못하면 사고로 이어지므로, 결정성(determinism) 보장이 핵심 가치입니다. 자동차 칩이 ARTERIS NoC를 많이 쓰는 이유 중 하나입니다.
2.7 캐시 코히어런시 1단원 — MESI 프로토콜의 직관
선수 개념에서 정의했지만, NoC와 결합되면 다음 단계로 넘어갑니다. 이 개념이 NoC에서 가장 어렵습니다. 천천히 가봅시다.
문제 상황: 멀티코어 CPU가 있습니다. 코어 A와 코어 B가 같은 메모리 주소(예: x = 5)를 자기 캐시(Cache, 빠른 임시 저장소)에 복사해뒀습니다. 그런데 코어 A가 x를 10으로 바꿨습니다. 코어 B는 여전히 x = 5라고 믿습니다. 만약 B가 그 값을 쓰면 잘못된 결과가 나옵니다. 이걸 "캐시가 일관되지 않다(incoherent)"고 합니다.
비유: 회사 부서별 화이트보드
- 영업팀, 개발팀, 마케팅팀이 각자 화이트보드(=캐시)에 "이번 분기 예상 매출 100억"이라 적어둠
- 영업팀이 매출 추정을 120억으로 수정함
- 다른 팀의 화이트보드에 적힌 "100억"은 자동으로 "무효"로 표시되거나 "120억"으로 업데이트되어야 함
이를 자동으로 처리하는 게 캐시 코히어런시 프로토콜이고, 가장 흔한 게 MESI입니다.
- M (Modified): 내가 수정한 최신 값. 다른 캐시는 무효
- E (Exclusive): 메모리와 동일하지만 나만 갖고 있음
- S (Shared): 메모리와 동일, 여러 캐시가 동시에 보유
- I (Invalid): 무효 (다른 캐시가 수정함)
확장판 MOESI는 여기에 O (Owned) 상태를 추가해, 수정된 값을 메모리 갱신 없이 다른 캐시와 공유할 수 있게 합니다. 이는 메모리 트래픽을 크게 줄여 서버 CPU에서 표준입니다.
코어 간에 이 상태를 주고받는 방식엔 두 가지가 있습니다.
- 스누핑(Snooping) 방식: 모든 코어가 다른 코어의 통신을 엿듣는다. 누가 x를 수정하면 그 메시지를 보고 자기 캐시를 무효화한다. 코어 수가 적을 땐 빠르지만, 코어 수에 비례해 트래픽이 폭증한다.
- 디렉터리(Directory) 기반: 어딘가에 "x를 누가 가지고 있는지" 목록을 둔다. 코어가 x를 수정하면 디렉터리가 해당 코어들에만 무효화 신호를 보낸다. 코어 수가 많을 때 효율적이고, 대규모 멀티코어 CPU의 표준이다.
ARTERIS의 Ncore 3는 이 MOESI를 NoC 차원에서 자동 구현하는 디렉터리 기반 코히어런트 NoC IP입니다. ARM의 AMBA CHI, Intel의 UPI와 호환되어 ARM 기반 SoC에 그대로 통합됩니다.
왜 그런가: AI 칩에서 GPU·NPU·CPU가 같은 메모리 영역(예: 신경망 가중치)을 공유하면, 한쪽이 가중치를 업데이트할 때 다른 쪽이 옛 값을 쓰면 결과가 망가집니다. 캐시 코히어런시가 자동으로 이 문제를 막아주는데, 칩이 클수록(=코어가 많을수록) 코히어런시 처리에 들어가는 NoC 트래픽 비중이 커지므로 NoC가 코히어런시를 효율적으로 처리하느냐가 칩 성능을 좌우합니다.
2.8 Physically Aware NoC — FlexNoC 5의 차별점
여기까지가 일반론이고, ARTERIS의 핵심 차별점은 Physically Aware NoC입니다.
- Physically Aware (물리 인지): NoC를 설계할 때, 칩의 실제 물리 레이아웃(어느 IP block이 어디에 배치되는지, 배선 길이가 얼마인지)을 고려해 라우팅을 자동 최적화하는 방식
- 비유: 도시 도로를 깔 때 단순히 직선 격자를 깔지 않고, 실제 지형(언덕·강·기존 건물)을 고려해 우회로를 설계하는 것
기존 NoC 도구는 논리적 토폴로지(어떤 IP가 어떤 IP와 통신하는지)만 보고 도로를 깔았습니다. 그러면 칩을 실제로 합성할 때 배선이 너무 길거나 면적이 커져 동작 주파수가 안 나오는 일이 잦았습니다. FlexNoC 5는 이 문제를 해결합니다:
- Floorplan-aware routing: 실제 IP 배치를 고려해 라우터 위치 자동 결정
- Wire length minimization: 배선 길이를 최소화해 전력·면적·지연 모두 절감
- Timing closure 가속: 합성 단계에서 타이밍 충족이 어렵던 문제를 사전에 회피
이로 인해 칩 설계 일정이 6~12주 단축된다는 게 ARTERIS의 마케팅 포인트이고, 이는 첨단 공정(3nm 이하)에서 NRE(Non-Recurring Engineering, 일회성 설계 비용)가 5~7억 달러에 달하는 시대에 매우 큰 의미를 갖습니다. AI 칩처럼 빌딩 수가 수백 개가 되면 사람이 손으로 최적화하는 게 거의 불가능하므로, ARTERIS의 자동화 도구가 설계 시간을 수개월에서 수주로 줄여 줍니다.
투자자 관점에서 보면 — NoC는 SoC가 커질수록 더 중요해지는 인프라입니다. 모바일 SoC에 IP block 50개가 들어가던 시대에서, AI 가속기에 200~500개가 들어가는 시대로 넘어가면서 NoC IP의 가치는 IP block 수의 제곱에 비례해 증가합니다. ARTERIS의 Physically Aware NoC는 첨단 공정으로 갈수록 더 매력적이 되는 도구이고, 이는 향후 5년간 매출 단가(per-license fee) 상승의 자연스러운 동력이 됩니다.
3절. 반도체 IP 산업 — 칩 설계의 부품 시장
3.1 IP 시장이 생긴 이유 — 자체 개발 vs 라이선스
1980~90년대까지 반도체 회사는 칩의 모든 부분을 자체 설계했습니다. CPU도 직접, USB 컨트롤러도 직접, 메모리 인터페이스도 직접 만들었습니다.
이 모델이 깨진 이유:
- 공정 미세화로 트랜지스터 수 폭증: 80년대 1만 개 → 2025년 5,000억 개. 사람 손으로 모든 회로를 검증할 수 없음
- 표준 인터페이스의 등장: USB·PCIe·DDR·이더넷 등 표준이 정해진 이상, 모두가 같은 회로를 만들 필요가 없음
- 설계 비용 폭증: 첨단 공정에서 칩 한 개 설계에 5~7억 달러 NRE. 자체 개발은 자살 행위
- 시장 출시 시간 압박: 6개월만 늦어도 경쟁에서 도태
칩 하나에는 CPU 코어, 메모리 컨트롤러, USB 인터페이스, 보안 모듈, 통신 버스 등 수십~수백 개의 기능 블록이 들어갑니다. 이 블록 하나하나를 자체 개발하려면 다음과 같은 비용이 듭니다.
- CPU 코어 자체 설계: 엔지니어 100~500명 × 3~5년 = $200M~$1B
- 메모리 컨트롤러: 엔지니어 30~50명 × 1~2년 = $30M~$80M
- 하나의 SoC에 들어가는 블록만 50개 = 자체 개발 시 수조 원
해결책: 미리 검증된 회로 설계 도면(IP, Intellectual Property)을 외부에서 사오자. IP는 실리콘 칩이 아니라 "설계 청사진" — Verilog/VHDL 코드 + 검증 데이터 + 통합 가이드의 패키지입니다. 마치 자동차 회사가 ABS·에어백을 자체 개발하지 않고 보쉬·델파이에서 사 오는 것과 같은 구조입니다.
3.2 IP 비즈니스 모델 — 라이선스 + 로열티 + 유지보수
반도체 IP 회사는 일반적으로 세 가지 매출 흐름을 갖습니다.
ARTERIS의 매출 구성도 이와 비슷한 구조입니다. 다만 ARTERIS는 자동차 분야 비중이 크고 자동차 칩은 양산 사이클이 길어 로열티 매출의 후행성이 강합니다 — 오늘 라이선스를 팔면 양산은 2~3년 뒤, 본격 매출은 5~7년 뒤에 옵니다.
비유:
- 라이선스 = 영화 제작비: 한 번에 받는 큰 돈
- 로열티 = 박스오피스 인세: 영화가 흥행할수록 길게 누리는 돈
- 유지보수 = 후속편 컨설팅: 안정적 반복 매출
이 구조가 만드는 인스톨드 베이스 복리 효과가 IP 회사의 매력입니다. ARTERIS는 누적 4B+ chips가 쌓여 있고, 매년 여기서 발생하는 로열티가 점점 커지는 구조입니다. 신규 라이선스가 멈춰도 기존 디자인 윈에서 5~10년간 로열티가 나옵니다. 대표 사례로 Arm Holdings는 시가총액 약 $150B(2026년 기준)인데, 이 거대 가치의 근거는 "전 세계 칩의 99%에 Arm IP가 들어간다"는 누적 점유율과 매년 발생하는 로열티 흐름입니다.
3.3 IP 카테고리 4종 — 어디에 시장이 있는가
반도체 IP는 크게 4개 카테고리로 나뉩니다. 다음 표는 시장 규모와 1·2위 플레이어, ARTERIS의 카테고리별 위치를 한 화면에 모은 것입니다.
출처: IBS 2025, Gartner Q4 2025, MarketsandMarkets 2026 보고서 통합 추정. 카테고리 비중은 추정치.
Processor IP가 가장 큰 시장이지만 ARM·RISC-V로 통합된 상태이고, Interface IP는 Synopsys·Cadence가 양분합니다. 인터커넥트(NoC)는 시장 규모는 작지만 ARTERIS가 1위인 거의 유일한 IP 카테고리입니다.
3.4 IP 시장 전체 규모와 성장 동력
2025~2026년 기준 반도체 IP 시장 규모는 $8.39B (83.9억 달러) 정도로 추정됩니다(MarketsandMarkets 2026, Gartner 통합).
- CAGR (연평균성장률): 6.2~8.5% (2025~2030)
- 2031년 전망: $11.33B 도달 예상
- 성장 동력:
- 첨단 공정 NRE 폭증 → 자체 개발보다 IP 라이선스가 비용 효율적
- AI/자동차 SoC 복잡도 증가 → IP block 수 비례 증가
- 칩렛 표준화 → 다이 간 인터커넥트 IP 신규 수요
- 중국 자체 칩 개발 가속 → 신규 라이선시 풀 확장
NoC 세부 시장은 본진보다 빠르게 성장 중입니다.
- NoC IP 시장 CAGR: 12~15% (2025~2030, ARTERIS IR 자료)
- 이유: 한 SoC당 NoC 면적·복잡도가 매년 증가하고, 칩렛 패키지가 본격화되며 다이 간 NoC 수요가 추가됨
투자자 관점에서 보면 — IP 시장은 반도체 산업 전체보다 작지만, 비즈니스 모델(라이선스+로열티) 덕분에 마진이 매우 높고 매출 가시성이 큽니다. ARM 영업이익률 50% 이상, Synopsys IP 부문 영업이익률 30~35%가 그 증거입니다. ARTERIS는 아직 R&D 집중기라 영업이익률이 마이너스지만, 매출이 $150~200M에 도달하면 자연스럽게 25~35%대 영업이익률에 진입할 가능성이 높습니다.
4절. ARTERIS 5대 제품 — 무엇을 어떻게 파는가
ARTERIS의 제품 라인업은 크게 5개로 구성됩니다. 각 제품이 푸는 문제와 타깃 시장이 다릅니다.
4.1 제품 비교 표
다음 표는 5개 제품을 한 줄씩 정리한 카드입니다. 후속 절에서 각각을 풀어 설명합니다.
4.2 FlexNoC 5 — 주력 라인의 6세대
ARTERIS의 시그니처 제품. 2006년 1세대 출시 이후 5세대(FlexNoC 5, 2023)까지 진화했습니다.
- 해결 문제: 일반 SoC에서 50~200개 IP block을 NoC로 자동 연결
- 차별점: Physically Aware (2.8절 참조), 정교한 QoS, ISO 26262 자동차 안전 인증 지원
- 타깃: 모바일 SoC, 가전, 중급 자동차 ECU
- 대표 채택: Black Sesame Huashan A1000 (자율주행), NXP S32 (자동차 MCU), MIPS Atlas (AI 가속기)
비유: FlexNoC = 도로 설계 자동화 CAD. 도시 청사진을 넣으면 최적 도로망을 자동으로 그려준다. 자동차 칩은 안전 인증이 필수인데, ARTERIS는 이 인증을 IP 단계에서 미리 확보해 둬서 고객사의 인증 부담을 줄여 줍니다.
4.3 FlexGen — AI 시대를 위한 다음 세대
2025년 공개된 ARTERIS의 차세대 NoC 합성 도구.
- 해결 문제: 첨단 AI 칩에서 NoC를 손으로 설계할 수 없는 복잡도 (IP block 200~500개)
- 차별점: AI/ML 기반 토폴로지 자동 탐색 + 멀티-다이 칩렛 지원, ARTERIS 마케팅상 "10x 생산성"
- 타깃: HPC AI 가속기, 첨단 자율주행 SoC, 칩렛 패키지
- 대표 채택: AMD AI 칩렛 (2025 공개), Tenstorrent, Axelera AI, Blaize
왜 AMD가 FlexGen을 선택한 것이 중요한가: AMD는 자체 인터커넥트 IP(Infinity Fabric)를 보유한 회사입니다. 그런 회사가 외부 IP를 도입했다는 것은,
- 칩렛 시대의 NoC 복잡도가 자체 개발팀의 한계를 넘었다
- ARTERIS의 멀티-다이 NoC 솔루션이 시장에서 가장 앞섰다 는 두 가지 신호입니다. 사람이 손으로 NoC를 설계하면 6개월이 걸리던 일이 FlexGen으로는 6주에 끝난다고 한다는 점도 마케팅 메시지입니다.
4.4 Ncore 3 — 코히어런트 진영의 도전자
2018년 처음 출시된 코히어런트 NoC IP. 2024년 3세대 출시.
- 해결 문제: 멀티코어 SoC에서 캐시 코히어런시 자동 처리 (디렉터리 기반)
- 차별점: ARM CHI 호환, MOESI 프로토콜 자체 구현, 자동차 ASIL-D 인증 가능, RISC-V/Armv9 Cortex 호환
- 타깃: 자율주행 SoC, 서버 CPU, AI 학습 칩 중 코히어런시 필요한 영역
- 대표 채택: Mobileye EyeQ Ultra, Black Sesame, SiFive, Tenstorrent, MIPS/GF
코히어런트 NoC 시장은 ARM CMN-700이 거의 독점합니다. ARTERIS Ncore 3는 ARM CMN의 대안으로 자리 잡으려는 도전자 위치입니다. 특히 ARM 기반이 아닌 RISC-V SoC가 코히어런시를 원하면 ARM CMN을 못 쓰므로 Ncore 3가 사실상 유일한 상용 선택지가 됩니다 — 이게 RISC-V 생태계와 ARTERIS의 자연스러운 결합입니다.
4.5 CodaCache — Last-Level Cache 컨트롤러
NoC와 함께 묶여 판매되는 캐시 IP.
- 해결 문제: SoC 안의 마지막 단계 공유 캐시(LLC) 자동 합성
- 차별점: Ncore 3와 통합 시 코히어런시 디렉토리까지 자동 처리
- 타깃: 모든 코히어런트 SoC
비유: LLC = 도시 중앙 물류 창고. 각 부서(=코어)가 자기 창고(L1/L2 캐시)를 갖지만, 거기서 못 찾으면 중앙 물류 창고(LLC)로 가서 받아옴. CodaCache가 이 중앙 창고의 운영 시스템.
4.6 Magillem — 락인 강화의 비밀 무기
Magillem은 IP block을 통합·검증·문서화하는 라이프사이클 관리 도구입니다. ARTERIS는 2020년 Magillem을 인수해서 NoC + 통합 도구 풀 스택을 갖췄습니다.
- 해결 문제: 200~500개 IP block을 한 SoC에 통합할 때 발생하는 인터페이스·레지스터·문서 관리 지옥
- 차별점: IP-XACT (IEEE 1685 표준) 기반 자동화. 모든 IP의 메타데이터를 한 곳에서 관리
- 타깃: ARTERIS 라이선시 전체 (번들 또는 별매)
왜 Magillem이 락인을 강화하는가: 한 번 SoC 설계 워크플로에 Magillem을 도입하면, 그 회사의 모든 IP 메타데이터·통합 스크립트·검증 환경이 Magillem 위에 구축됩니다. 다른 NoC IP로 바꾸려면 Magillem과의 결합을 끊어야 하는데, 그 비용이 NoC 자체 교체 비용보다 큽니다. Magillem은 ARTERIS의 숨은 전환 비용 증폭기입니다. NoC만 팔면 라이선스 1회로 끝나지만, 통합 도구는 매 프로젝트마다 쓰입니다.
투자자 관점에서 보면 — 5대 제품의 구성은 우연이 아닙니다. FlexNoC가 모바일·자동차의 캐시카우, FlexGen이 AI/칩렛 신성장, Ncore 3가 ARM/RISC-V 코히어런트 시장의 도전자, CodaCache가 묶음 판매 보조자, Magillem이 락인 증폭기로 짜여 있습니다. 라이선스 매출의 분기별 분포를 보면 어느 제품이 신규 채택을 끌고 가는지 추적할 수 있고, FlexGen 매출 비중 상승 = AI/칩렛 노출 증가 = 미래 ASP 상승 시그널로 해석할 수 있습니다.
5절. AI 시대의 4가지 도전과 칩렛/UCIe
NoC가 갑자기 중요해진 이유는 AI 시대가 NoC에 던진 4가지 도전 때문입니다.
5.1 도전 1 — 대역폭 폭증 (TB/s 시대)
AI 학습 칩에서 GPU 코어와 HBM(고대역폭 메모리) 사이의 대역폭이 핵심 병목입니다.
왜 그런가: AI 모델이 커질수록(GPT-4 1.7T parameters → 차세대 10T+) 모델 가중치를 메모리에서 코어로 옮기는 시간이 학습 시간의 80% 이상을 잡아먹습니다. 이 트래픽을 NoC가 처리해야 하므로 대역폭 요구가 폭증합니다. 모바일 SoC NoC 대비 100배 이상 대역폭 차이입니다.
ARTERIS FlexGen은 16/32/64-bit 폭의 라우터를 자동 합성할 수 있고, 멀티-레이어 NoC(여러 NoC를 겹쳐 깔기)도 지원해 TB/s 영역에 대응합니다.
5.2 도전 2 — 전력 효율 (Energy per bit)
데이터 1비트를 NoC로 옮기는 데 드는 에너지를 **Energy per bit (pJ/bit, picojoule per bit)**라 합니다.
비유: 자동차 연비. 도로망(NoC)이 비효율적이면 도시(SoC) 전체의 연비가 떨어진다. AI 학습 1회에 1MWh가 들어가는 시대에, NoC 전력의 10% 절감 = 학습 비용의 2~3% 절감 = 수억 달러.
이걸 낮추려면:
- 거리 단축: 물리 인식 라우팅으로 와이어를 짧게.
- 전압 강하: 신호 전압을 낮춰 전력 절감 (대신 노이즈 위험).
- Clock Gating: 사용 안 하는 라우터는 클럭을 멈춰 누설 전력 차단.
- Power islands: NoC 영역별 전력 차단.
- Asynchronous NoC: 글로벌 클럭 없이 비동기 통신 (실험 단계).
ARTERIS는 이런 저전력 기법을 점진적으로 NoC IP에 통합해 왔습니다. AI 칩에서 "성능/와트(perf/W)"가 핵심 지표가 되면서 NoC의 전력 효율이 점점 더 중요해집니다.
5.3 도전 3 — 메모리 계층 통합 (HBM/SRAM/DDR/LLC)
AI 칩의 메모리 계층은 매우 복잡합니다. 다음 다이어그램은 한 AI 학습 칩에서 데이터가 거치는 메모리 단계를 보여줍니다.
각 계층 사이의 트래픽을 모두 NoC가 라우팅해야 합니다.
- L1/L2 SRAM: 코어 가까이, 1ns 접근, MB 단위. 매우 빈번 (CPU 사이클당 수십 회)
- LLC (CodaCache 영역): 칩 외곽, 10ns, 수십 MB. 빈번 (cache miss 시)
- HBM: 칩 옆에 적층, 100ns, 수십 GB. 대용량 burst 트래픽
- DDR: 메인보드 위, 100ns+, 수백 GB. 백업/스왑
NoC는 이 모든 계층을 단일 코히어런시 도메인으로 묶어야 하며, ARTERIS Ncore 3 + CodaCache 조합이 이 영역에 직접 들어맞습니다.
5.4 도전 4 — 칩렛/UCIe — 다이 간 NoC
가장 혁명적인 변화는 칩렛(Chiplet) 시대의 도래입니다.
칩렛이 무엇인가, 왜 등장했나
- 칩렛: 거대한 SoC 다이 하나를 여러 개의 작은 다이로 쪼개 패키지에서 연결하는 방식
- 왜 등장: 5nm·3nm 공정에서 800mm² 다이를 만들면 수율이 30% 이하. 같은 면적을 4개 200mm² 칩렛으로 쪼개면 수율 80~90%. 비용 절감 효과가 절대적
비유: 거대 빌딩 vs 여러 동의 단지. 한 동짜리 100층 빌딩을 짓다가 한쪽이 무너지면 전체 손실, 4동짜리 25층 단지면 한 동만 다시 지으면 됨.
또 하나 결정적 이유는 노광 한계입니다. 단일 칩 면적이 800mm²에 다다르면서 더 이상 키우기 어려워졌습니다(reticle limit, 노광 한계 약 858mm²). 그래서 큰 칩 하나 대신, 여러 작은 다이를 패키지 안에서 다리로 연결하는 방식이 등장했습니다.
UCIe — 칩렛 시대의 표준
**UCIe (Universal Chiplet Interconnect Express)**는 서로 다른 회사의 칩렛이 한 패키지에서 통신할 수 있도록 한 산업 표준입니다. Intel·TSMC·AMD·ARM·Samsung·Microsoft 등이 2022년 발족.
(GT/s = Giga-Transfers per second, 초당 수십억 회 전송. UCIe 컨소시엄은 멤버사 120+ 보유: Intel, AMD, TSMC, Samsung, ARM, Meta, Google, Microsoft, NVIDIA, Synopsys, Cadence, ARTERIS 모두 참여.)
왜 그런가: UCIe가 표준화되면서 "내가 만든 NPU 다이 + 외부 회사의 메모리 다이 + 또 다른 회사의 I/O 다이"를 한 패키지에 합칠 수 있게 됐습니다. 이는 칩렛을 레고 블록처럼 조립할 수 있다는 뜻이고, 이 레고 블록을 잇는 다이 간 NoC가 새로운 거대 시장으로 부상했습니다.
TSMC CoWoS의 역할
칩렛을 한 패키지에 합치는 기술이 **고급 패키징(Advanced Packaging)**이고, 그 1위가 TSMC CoWoS입니다.
- CoWoS (Chip on Wafer on Substrate): 여러 다이를 인터포저(공용 현관 격) 위에 올린 후, 그 인터포저를 패키지 기판에 붙이는 방식
- TSMC CoWoS 생산능력: 2024년 ~50K wafers/month → 2026 후반 130K wafers/month (NVIDIA·AMD·Apple 등이 거의 모두 차지, 4년만에 8배+)
- 비유: CoWoS = 공용 현관. 여러 가구(=다이)가 한 현관(=인터포저)에 모여 들어와 같은 통로(=NoC)로 통신
ARTERIS의 멀티-다이 NoC 솔루션
ARTERIS FlexGen과 Ncore 3는 UCIe 위에서 다이 간 NoC를 자동 생성할 수 있습니다.
- 한 패키지 안에 4개 다이가 있을 때, 각 다이 안의 NoC + 다이 간 UCIe 링크를 통합 관리
- AMD의 AI 칩렛이 ARTERIS FlexGen을 채택한 이유가 정확히 이것 — UCIe 시대 멀티-다이 NoC를 자체 개발하는 것보다 ARTERIS IP를 사는 게 빠르고 안전
투자자 관점에서 보면 — 칩렛/UCIe는 ARTERIS에 2배 매출 효과를 일으킵니다. 첫째, 한 패키지에 다이가 늘어나는 만큼 다이별 NoC IP 매출이 늘어납니다. 둘째, 다이 간 NoC라는 신규 카테고리가 생겨 새로운 라이선스를 따로 받습니다. 2025~2030년 사이 칩렛 패키지가 AI 칩의 70% 이상을 차지할 것이라는 시장 전망이 맞다면, ARTERIS는 이 수혜를 가장 직접적으로 받는 IP 회사입니다. 다만 UCIe PHY는 Synopsys가 강세이므로, ARTERIS가 PHY 자체보다는 NoC와 UCIe 컨트롤러를 묶은 패브릭 솔루션으로 차별화하는지가 관건입니다.
6절. 경쟁구도 — ARTERIS vs Synopsys vs Cadence vs In-house
6.1 NoC IP 경쟁 4강 비교
6.2 ARTERIS Pure-play의 의미
ARTERIS는 NoC만 한다는 사실 자체가 강점이자 약점입니다.
강점:
- 집중된 R&D: 모든 자원을 NoC에 투입. 6세대 누적 노하우
- 표준 호환성: ARM·RISC-V·Intel·AMD 어느 진영의 CPU 위에도 올라감 (벤더 중립)
- 자동차 인증: ASIL-D / ISO 26262 대응이 NoC 카테고리 1위
- IP 묶음 통합: Magillem 등 라이프사이클 도구로 락인 강화
약점:
- 단일 카테고리 의존: NoC 시장이 흔들리면 회사 전체가 흔들림
- R&D 자원 절대량 부족: Synopsys R&D $4B vs ARTERIS R&D $50M. 대형 신기술 동시 개발 불가
- 시장 진입 비용 높음: 첫 라이선스 따기까지 12~18개월 평가 필요
6.3 Synopsys — 종합 IP 챔피언의 NoC 침공
Synopsys는 IP 시장 전체 1~2위 회사입니다. 인터페이스 IP에서 50% 점유율을 갖고 있고, NoC 영역에도 자체 IP를 갖고 있습니다.
위협 시나리오:
- Synopsys EDA 고객이 NoC를 살 때 "EDA 라이선스 + NoC IP 묶음 할인"을 제안 → ARTERIS 가격 인하 압박
- Synopsys가 NoC IP에 더 큰 R&D 투입 → 기능 격차 추격
대응책 (ARTERIS 입장):
- 자동차 인증, RISC-V 친화성, Magillem 락인을 활용한 차별화
- pure-play의 집중력으로 첨단 기능(Physically Aware, AI 합성) 선도
6.4 Cadence — EDA 통합 전략
Cadence는 Synopsys와 함께 EDA 양강 구도. NoC IP는 보조적 위치이지만 EDA 묶음 판매로 성장 중.
위협 시나리오:
- Cadence EDA를 쓰는 고객에게 "Cadence NoC 끼워 팔기" → 신규 라이선스 빼앗김
- Cadence가 Tensilica IP 인수처럼 NoC 회사 인수합병
대응책:
- ARTERIS는 EDA 회사가 아니므로 EDA-중립적 NoC라는 포지션을 유지
- 첨단 기능 격차로 EDA 끼워 팔기에 대응
6.5 In-house — 가장 큰 위협
가장 큰 디스럽션 위협은 자체 NoC를 만드는 빅테크입니다.
이들은 NoC를 자사 워크로드에 100% 최적화할 수 있으며, ARTERIS의 잠재 시장을 잠식합니다. 단, 이를 하려면:
- 100~1,000명 규모 NoC 전담팀
- 5~7년 자체 검증 경험
- 매년 R&D $100M+
이 조건을 만족하는 회사는 전 세계에서 10개 미만입니다. 그 외의 대부분 fabless·자동차 OEM·중국 AI 회사는 ARTERIS 같은 외부 IP가 압도적으로 합리적입니다.
6.6 왜 ARTERIS가 살아남는가 — 4가지 이유
- 자동차/임베디드의 장기 락인: 자동차 칩의 검증 사이클은 5~7년. 한 번 채택되면 모델 라이프사이클 동안 교체 불가. ARTERIS는 자동차 NoC IP의 사실상 표준
- RISC-V 생태계의 자연스러운 파트너: ARM CMN은 ARM 진영 전용. RISC-V SoC의 코히어런트 NoC는 사실상 ARTERIS Ncore 3가 유일한 상용 옵션
- 칩렛/UCIe 멀티-다이 NoC 선도: 다이 간 NoC를 자체 개발하기 부담스러운 회사들이 ARTERIS로 몰림 (AMD가 그 신호탄)
- Magillem 락인 효과: NoC만 바꿔도 IP 라이프사이클 워크플로 전체를 다시 짜야 함. 전환 비용이 NoC 자체보다 큼
투자자 관점에서 보면 — ARTERIS는 In-house를 못 하는 시장(자동차 OEM, 2~3 tier fabless, RISC-V 생태계, 중국 AI 칩)에서 사실상 독점에 가까운 위치를 갖고 있습니다. In-house가 가능한 빅테크 시장은 줄어들 수 있지만, 그 외 시장은 오히려 확대됩니다 — 칩렛 시대가 더 많은 회사에 NoC 도입을 강제하기 때문입니다.
7절. ARTERIS의 4가지 해자
7.1 해자 요약 표
7.2 해자 1 — 전환 비용 (High)
전환 비용은 ARTERIS의 가장 강한 해자입니다. 전환 비용(Switching Cost) 해자란, 고객이 현재 쓰는 제품을 다른 제품으로 교체할 때 드는 비용(돈·시간·리스크)이 너무 커서 이탈을 막는 구조입니다. 비용이 꼭 '돈'일 필요는 없습니다 — 재교육, 인증 재취득, 기존 코드 재작성도 모두 전환 비용입니다.
ASIL-D / ISO 26262 인증
자동차용 칩은 ISO 26262 (Functional Safety for Road Vehicles) 표준을 따라야 하며, 이 표준은 위험도에 따라 ASIL A~D로 등급을 매깁니다. ASIL-D는 가장 엄격한 등급이고, 자율주행 핵심 칩이 여기 해당합니다.
NoC IP가 ASIL-D 인증을 받으려면:
- 개발 프로세스 인증: ISO 26262 Part 2~6 준수 증빙 (2~3년)
- 시스템 검증: 모든 코너 케이스 시뮬레이션 (~10만 시나리오)
- Field-proven 데이터: 실제 양산 칩에서 무사고 작동 5~7년
이 인증을 받은 NoC IP는 ARTERIS가 사실상 표준입니다. Synopsys/Cadence가 ASIL-D NoC를 만들려면 처음부터 5~7년이 걸립니다. 자동차 OEM이 이미 ARTERIS NoC로 검증한 ECU를 다른 NoC로 교체한다는 결정 자체가 ASIL-D 인증을 다시 받는 비용을 의미합니다 — 사실상 불가능.
다중 세대 재사용 (Carry-over)
자동차 OEM은 한 NoC IP를 한 모델만 쓰지 않습니다. 보통 5~10개 모델, 8~12년에 걸쳐 같은 NoC를 재사용합니다. 그 이유:
- 검증 비용 분산
- 부품 표준화로 생산 단가 절감
- 안전 인증 재취득 회피
ARTERIS는 6세대(FlexNoC 1~5 + FlexGen)에 걸쳐 같은 IP-XACT 데이터 모델을 유지해, 이전 세대 검증 자산이 다음 세대에서 거의 그대로 재사용됩니다. 한 번 ARTERIS를 쓰기 시작한 OEM은 10~15년에 걸쳐 점점 더 깊이 종속됩니다.
IP-XACT 통합
**IP-XACT (IEEE 1685)**는 IP block의 메타데이터(인터페이스, 레지스터, 신호)를 표준 XML로 기술하는 표준입니다. ARTERIS Magillem이 이 IP-XACT를 자동화 워크플로의 중심에 두고, 모든 ARTERIS 라이선시의 SoC 설계 환경이 Magillem 위에 구축됩니다.
다른 NoC로 바꾸려면 Magillem을 떼고 새 라이프사이클 도구를 도입해야 하는데, 이 과정은 18~24개월에 NRE $30~50M이 듭니다.
7.3 해자 2 — IP 스택 통합 (Medium-High)
ARTERIS는 NoC 단독이 아니라 NoC + LLC + Coherency + 라이프사이클 4종 묶음을 한 번에 제공합니다. 단일 제품의 성능이 뛰어나도 경쟁사가 대체재를 개발할 수 있지만, 4가지 카테고리가 유기적으로 연동된 묶음(스택)을 갖추고 있다면 경쟁사는 4개 카테고리를 모두 동시에 개발해야만 실질적인 대체재가 됩니다.
비유: 자동차 부품 풀패키지. 보쉬가 ABS만 파는 게 아니라 ABS+ESC+에어백+ECU 통합 솔루션을 묶어서 팔면, OEM이 다른 부품사로 바꾸기 매우 어려워짐.
자동차/AI에서 더 강한 이유:
- 단순한 IoT 칩이나 MCU는 NoC만 있어도 충분함. 그러나 자율주행 칩은 수십 개 CPU 코어와 AI 가속기가 실시간으로 동일 메모리를 공유해야 함 — 캐시 코히어런시 없이는 불가능
- AI 추론 칩은 대용량 캐시가 핵심 성능 변수. SoC 복잡도가 올라갈수록 Arteris 스택 전체를 사용하는 유인이 커짐
- 자동차에서는 ASIL 인증이 시스템 통합 단위로 진행되므로, 묶음 IP가 인증 비용을 절감
7.4 해자 3 — 실리콘 검증 (Medium-High)
ARTERIS는 누적 4B+ chips가 양산됐다고 공시합니다(2026-02-12 기준). 이는 다음을 의미합니다.
- 0-day 버그 발견 확률 극소: 200+ 라이선시가 200+ 다른 SoC에 ARTERIS NoC를 통합하며 발견된 코너 케이스가 모두 IP에 반영됨
- 실리콘 변동 대응: 실제 다이가 만들어진 후 발견되는 노이즈·전력 이슈를 ARTERIS가 다 겪어봄
- 공정별 검증: 28nm/16nm/7nm/5nm/3nm 모두에서 양산 사례 보유
- 공정 다양성: 40nm 레거시부터 3nm 첨단 공정까지, 파운드리별·노드별 작동 특성 차이가 모두 데이터로 쌓여 있음
- 애플리케이션 다양성: 자동차·산업용·데이터센터·모바일·AI 칩 등 다양한 온도·전압·사용 패턴에서의 동작 검증
신생 NoC IP가 같은 신뢰도를 갖추려면 7~10년의 양산 사이클이 필요하며, 그동안 시장 점유는 ARTERIS가 더 깊이 파고듭니다.
비유: 항공기 엔진 검증. 보잉 747이 50년간 누적 비행시간 1억 시간을 쌓은 신뢰도를 신생 엔진이 따라잡는 데 같은 시간이 필요한 것과 유사.
7.5 해자 4 — 생태계·표준 (Medium)
ARTERIS는 AMBA·CHI·CXL·UCIe·RISC-V CHI 같은 산업 표준에 적극 참여하고 있습니다.
- AMBA CHI: ARM 코히어런트 표준. ARM 코어와 자연 호환
- CXL (Compute Express Link): 칩 간 코히어런트 인터커넥트. 데이터센터 표준
- UCIe: 칩렛 표준. 다이 간 NoC의 토대
- RISC-V CHI: RISC-V 인터내셔널이 정의한 코히어런트 인터커넥트 표준
표준 참여의 두 가지 효과:
- 자동 호환성 확보: 표준이 진화하면 ARTERIS IP가 자동으로 그 표준을 지원
- 표준 영향력: 표준 사양 자체에 ARTERIS의 노하우가 반영되어 자사 IP에 유리
이 해자는 산업 표준이 바뀌면 같이 바뀌는 변수가 있어 강도가 Medium 수준입니다. ARTERIS는 직접 표준을 만드는 위치는 아니지만, 주요 신규 표준에 가장 빠르게 대응하는 구현자(implementer)로 자리를 잡았습니다.
7.6 디스럽션 시나리오 4가지
ARTERIS의 해자가 무너질 수 있는 시나리오를 평가합니다.
가장 큰 위협: In-house 가속. NVIDIA가 자체 NoC를 강화하면 NVIDIA가 점유하는 AI 학습 칩 시장에서 ARTERIS의 잠재 매출 일부가 사라집니다. 단, NVIDIA는 ARTERIS 라이선시가 아니므로 직접 영향은 제한적이고, 오히려 NVIDIA에 도전하는 회사들(AMD, Tenstorrent, MIPS, Black Sesame, Rebellions)이 ARTERIS를 채택하는 게 매출의 본진입니다.
오픈소스 NoC의 한계도 분명합니다. 첫째, 자동차 ASIL 인증을 받은 오픈소스 NoC가 없습니다. 인증 취득 비용을 누가 부담할 것인가라는 문제가 해결되지 않았습니다. 둘째, 실리콘 검증 데이터가 없습니다. 오픈소스는 '이론상 작동하는 설계'일 뿐, 40억 개 양산 칩에서 검증된 상업용 IP와 같은 신뢰도를 갖추려면 10년 이상이 필요합니다.
투자자 관점에서 보면 — 4개 해자 중 전환 비용이 가장 단단합니다. 자동차 ASIL-D 인증 + IP-XACT 통합 워크플로 + 다중 세대 재사용이 결합돼 라이선스 갱신율이 매우 높을 것으로 추정됩니다 (회사는 명시 공개 안 함, 업계 통상 90%+). 분기 실적에서 라이선스 갱신과 신규 매출 비중을 추적하면 해자의 건강도를 직접 측정할 수 있습니다.
8절. 지역 노출과 지정학 리스크
8.1 ARTERIS의 지역별 매출 분포 (추정)
ARTERIS는 정확한 지역별 매출을 공시하지 않으나, 공개된 라이선시 정보와 매출 가이던스로 추정 가능합니다.
출처: 공개 라이선시 데이터, ARTERIS IR, 업계 추정 종합. 정확도는 ±5%p 수준.
8.2 미국 — 주요 매출원
미국이 매출의 40~45%로 가장 크며, 두 흐름으로 나뉩니다.
- AI 칩 신흥 강자: AMD AI 칩렛, MIPS Atlas, Tenstorrent — FlexGen 채택 흐름
- 자동차/IoT: Tesla(추정 비공개), 일부 미국 자동차 ECU OEM, Mobileye
리스크: 단기 거시 침체로 AI capex 둔화 시 신규 라이선스 감소 (단 로열티는 지연 후 영향).
8.3 중국 — Black Sesame과 BIS 규제 리스크
중국은 매출의 20~25%로 두 번째 큰 시장. 자율주행과 엣지 AI 칩이 주력.
- Black Sesame Technologies: 중국 자율주행 칩 1위. ARTERIS NoC 채택
- Horizon Robotics: 중국 ADAS 칩. Journey 시리즈
- Intellifusion: 머신비전 SoC. FlexNoC 라이선스
- 기타 중국 AI 회사: 다수 (공개 비공개 혼재)
BIS 규제 리스크:
- 미국 상무부 BIS는 2022년 10월 이후 중국 AI 칩 수출 통제를 단계적으로 강화
- 처음에는 NVIDIA H100 같은 첨단 GPU만 통제했으나, 점점 EDA·IP 영역으로 확대 중
- ARTERIS의 NoC IP는 아직 통제 대상이 아니지만, 향후 첨단 IP 라이선스가 통제에 포함될 가능성
확률 추정 (개인 분석): ARTERIS NoC IP가 단기간 내 BIS 통제 대상이 될 확률 30~40%. 통제 시 중국 매출의 30~50%가 영향. 즉 회사 전체 매출 대비 6~12% 감소 위험.
또 하나, 중국은 자체 EDA/IP 육성 정책을 강화 중입니다. Empyrean, Primarius 등 중국 EDA 회사가 자체 NoC IP 개발 중. 향후 5-10년 내 중국 시장에서 외산 IP 점유율 하락 가능성도 있습니다.
8.4 한국 — LG, Rebellions 잠재
한국 매출은 5~10%로 작지만 잠재력이 큰 시장.
- LG Group: LG전자 차량용 SoC, 일부 IC에 ARTERIS NoC 채택
- Rebellions: 한국 AI 학습 칩 스타트업. Rebel100 (UCIe-Advanced 4-칩렛). ARTERIS 채택 여부 비공개이나 업계 추정 채택 가능성 높음
- Samsung: Exynos 일부 모델에서 ARTERIS NoC 채택 사례 있음 (구형). 현재는 자체 NoC 비중 큼
- 현대차/기아 자체 SoC: 시도 단계, 향후 ARTERIS 잠재 고객
한국은 자동차(현대차 그룹), AI 스타트업(Rebellions, FuriosaAI), 일부 가전이 잠재 시장. 향후 5년 매출 비중 10~15%로 확대 가능성.
8.5 자동차 = 캐시카우의 의미
ARTERIS의 자동차 매출이 회사 전체의 30~40%를 차지합니다. 자동차가 캐시카우인 이유:
- 로열티의 후행성: 오늘 라이선스 = 5~7년 뒤 양산 = 5~10년 로열티 = 매출 안정성
- 반도체 경기 사이클 둔감: 자동차 칩 수요는 자동차 시장에 연동 (반도체 사이클과 약상관)
- 매출 가시성: 디자인 윈이 모델 라이프사이클을 따라가므로 5~7년 매출 예측 가능
- 자동차 OEM의 자체 SoC 트렌드: Tesla FSD 칩 성공 이후, BMW · GM · Stellantis · 현대 등이 자체 차량용 SoC 검토 또는 개발 중. 신규 라이선스 풀 확장
투자자 관점에서 보면 — ARTERIS는 미국 40~45% + 자동차 30~40% 비중으로 비교적 안정적인 분포를 갖고 있습니다. 중국 20~25% 노출은 BIS 규제의 잠재 리스크이지만, 자동차 매출이 캐시카우로 받쳐주고 미국 AI 신흥 강자 매출이 신성장을 이끌어 다각화가 잘 되어 있습니다. 분기 실적에서 중국 매출 비중을 모니터링하면 지정학 리스크의 실시간 점검이 가능합니다.
9절. 투자자 종합 — 추적할 KPI와 시나리오
9.1 ARTERIS 비즈니스 모델 요약
다음 다이어그램은 한 라이선스가 매출로 변환되는 전체 사이클을 보여줍니다. IP 비즈니스 모델의 본질은 이 시간 지연 구조에 있습니다.
이 사이클이 다음 매출 동학을 만듭니다.
이는 SaaS 비즈니스와 유사한 반복적 매출 + 신규 매출 + 인스톨드 베이스 확장의 3중 구조이며, 누적 4B+ chips가 만들어내는 후행 로열티가 향후 5~10년 매출 곡선의 안정 동력입니다.
9.2 4B+ 누적 출하의 복리 효과
비유: 연금 보험
- 매년 새로운 라이선스 = 매년 새 연금 가입
- 양산 칩 = 가입 후 발생하는 월 연금
- 한 번 가입하면 10~15년 동안 연금 수령
ARTERIS는 4B+ chips의 누적 인스톨드 베이스에서 매년 점점 더 큰 로열티를 받습니다. 단, 칩당 로열티가 $0.05~$0.5 수준이라 4B chips × $0.1 = $400M 누적이지만 매년 받는 로열티는 신규 양산 분에 한정됩니다(출하된 칩이 생애 중 한 번 로열티 발생).
이 모델의 함의:
- 신규 라이선스가 둔화돼도 5~7년간 로열티 매출은 후행적으로 증가
- 자동차/AI/칩렛 신흥 라이선스가 5~7년 뒤 로열티의 주력으로 진화
- 2025~2027년 라이선스 = 2030~2032년 로열티 본격화
비교 기준: ARM은 누적 출하 250B+ chips, 연 매출 $3B. 즉 칩당 평균 로열티 $0.012. ARTERIS의 매출 $70.6M (FY2025) ÷ 누적 4B chips = 평균 로열티 $0.018 (다만 신규 라이선스 비용 포함이므로 단순 환산 한계). 동종 비즈니스 모델 검증.
9.3 추적해야 할 KPI 6가지
투자자가 분기 실적에서 추적해야 할 핵심 지표입니다.
9.4 매력 vs 한계 대비표
ARTERIS 투자의 양면성을 정리합니다.
9.5 시나리오 분석 — Bull / Base / Bear
확률 가중 (개인 분석):
- Bull 25%
- Base 50%
- Bear 25%
- 가중 평균 시총: $0.95~1.2B (현재 $1.22B와 비슷, 약간 비쌈)
9.6 한 줄 결론
ARTERIS는 AI/자동차/칩렛 시대의 도로망을 설계하는 작지만 의외로 핵심적인 회사다. 시총은 작지만 누적 4B+ chips의 인스톨드 베이스가 복리 매출을 만든다. In-house 트렌드와 EDA 묶음 압력이 위협이지만, 자동차 ASIL-D 인증·RISC-V 친화성·칩렛 멀티-다이 NoC 선도가 만든 4가지 해자가 시총 12억 달러의 자리를 지킨다. 분기 KPI 6가지를 통해 해자의 건강도와 지정학 리스크를 실시간 점검하면, 칩렛 본격화 시기인 2027~2028년 매출 폭발 시나리오에 미리 포지셔닝할 수 있다.
투자자 관점에서 보면 — 현재 EV/Sales 약 14x는 매출 CAGR 12% 가정 시 약간 비싼 편입니다. 단 Bull 시나리오에서는 2030 매출 $200M+ 도달 시 EV/Sales 6x도 충분한 멀티플이라 시총 $1.2~2.0B 도달 가능합니다. AI 칩렛 채택 가속 신호(분기 라이선스 단가 상승, FlexGen 매출 비중 상승)가 확인되는 시점이 비중 확대 트리거가 됩니다.
10절. 부록
10.1 용어 사전 (이번 디제스트에서 정의된 용어)
10.2 12~24개월 관전 포인트 — 측정 방법 명시
각 KPI는 비전공 독자도 직접 확인할 수 있도록 측정 출처를 명시합니다.
- KPI 1 — FlexGen AI 라이선스 증가율: ARTERIS IR 분기 발표에서 "AI 관련 디자인 윈" 멘션 빈도 + AMD/Tenstorrent/MIPS 같은 채택사 후속 발표. 분기 5건+ 정상, 10건+ 가속 신호
- KPI 2 — 자동차 매출 비중: ARTERIS 10-K 지역/카테고리 매출 분포. 30~40% 유지 시 캐시카우 건강. 50%+ 시 자동차 의존도 과중 우려
- KPI 3 — TSMC CoWoS 생산능력 도달도: TSMC IR (분기) + 외신 보도 (Reuters, Nikkei). 130K wafers/month 도달 시점이 칩렛 본격화 시기 (현재 2026 후반 예상)
- KPI 4 — 중국 매출 비중: ARTERIS 10-K 지역별 매출. 25% 이하 유지 시 BIS 리스크 관리 양호. 30%+ 시 규제 노출 우려
- KPI 5 — UCIe 표준 진화 (3.0 출시): UCIe 컨소시엄 공식 발표 + IEEE 표준 진척도. UCIe 3.0 출시(2025~2026 예상) 시 다이 간 NoC 시장 가속
- KPI 6 — In-house 트렌드 가속도: NVIDIA/Apple/Google/AWS의 자체 NoC 채용 발표. 이들이 ARTERIS 라이선시가 아니므로 직접 영향은 없으나, 빅테크 외 fabless의 ARTERIS 의존도가 그만큼 심화되는 신호
10.3 출처
이번 디제스트에 활용된 자료의 통합 출처:
- ARTERIS Investor Relations — 분기/연간 자료
- ARTERIS Q4 2025 / FY2025 Earnings — 2026-02-12
- ARTERIS 10-K (2025) — SEC 공시
- Arteris and MIPS Partner to Accelerate Development for Physical AI Platforms — 2026-04-21
- Arteris NoC Technology 4 Billion Chips Deployment Milestone — 2026-02-12
- Arteris AI Chiplet Solution Expansion — 2025
- Arteris and NXP Edge AI Deployment — 2026-02-11
- IEEE 1685-2014 IP-XACT Standard — IP 메타데이터 표준
- ISO 26262 — Road Vehicles Functional Safety — 자동차 안전 표준
- UCIe 1.0/2.0/3.0 Specifications — 칩렛 인터커넥트 표준
- TSMC Q1 2026 Earnings Call — CoWoS 캐파 가이던스
- Semiconductor IP Market Report (MarketsandMarkets) — 2026 보고서
- Semiconductor IP Research Report 2026-2035 (GlobeNewswire) — 2026-03-02
- Synopsys IP Portfolio Overview — 2025
- BIS Export Controls on Advanced Semiconductors — 2022-2025 업데이트
- Stanford EE382, "On-Chip Networks" (W. Dally) — NoC 학술 자료
- Wikipedia — Arteris
- SemiAnalysis — NoC IP Landscape Analysis — 2025
- McKinsey, "The Chiplet Revolution" — 2024
Digest 메타데이터
- 생성일: 2026-04-30
- 사용자 요청: AIP (ARTERIS)의 분야와 관련된 내용을 집중 분석 및 설명
- 주차: 2026-W18 (2026-04-27 ~ 2026-05-03)
- 에이전트 입력: tech-explainer (NoC 기술 해설) · industry-contextualizer (IP 산업 + 경쟁구도) · moat-educator (해자 분석)
- 통합·편집: curriculum-synthesizer
- Schema: learning_digest v1
- 변경 로그:
- 2026-04-30: 초안 작성. 10절 통합 구조, Mermaid 6개, 비교 표 14개