병목은 옮겨다닌다 — AI는 모델 싸움에서 물리 인프라 싸움으로
HBM · CoWoS · 파운드리 · 광(光) 네트워크 · 전력까지, 하이퍼스케일러 CapEx $725B가 흐르는 6개 병목을 비전공 투자자 눈높이로
병목은 옮겨다닌다 — AI는 모델 싸움에서 물리 인프라 싸움으로
HBM · CoWoS · 파운드리 · 광 네트워크 · 전력까지, 하이퍼스케일러 CapEx $725B가 흐르는 6개 병목을 한 문서에 정리 기간: 2026-06-15 ~ 2026-06-21 | AI 밸류체인 · 물리 인프라 · 반도체 취약성 7개 IC 메모 종합
📚 선수 개념 (Prerequisites)
처음 읽는 독자를 위해 이 문서 전체를 떠받치는 4개 개념을 먼저 풀어둔다. 본문은 이 4개를 안다는 전제로 전개된다.
- HBM (High Bandwidth Memory, 고대역폭 메모리): DRAM(데이터를 잠깐 저장하는 일반 메모리 칩)을 여러 장 수직으로 쌓아 GPU 바로 옆에 붙인 특수 메모리. AI 연산의 "재료 창고"다. 1절에서 상세히 다룬다.
- CoWoS (Chip-on-Wafer-on-Substrate, 웨이퍼 위 칩을 기판에 얹기): GPU와 HBM을 하나의 받침판 위에 정밀하게 올려 초고속으로 연결하는 첨단 패키징(조립) 기술. 2026년 AI 출하량을 정하는 단일 최대 병목. 2절에서 상세히.
- Foundry (파운드리, 반도체 위탁 제조사): 칩을 설계만 하는 회사(NVIDIA 등)를 대신해 실제로 제조해주는 공장. TSMC가 압도적 1위. 4절에서 상세히.
- ASIC (Application-Specific Integrated Circuit, 특정 용도 맞춤 집적회로): 단 하나의 작업만 극도로 효율적으로 하도록 설계한 맞춤 칩. 범용 칩인 GPU의 대척점. 3절에서 상세히.
🧭 이 주의 핵심 질문 3개
- "병목이 옮겨다닌다"는 말은 무슨 뜻이고, 투자에 왜 중요한가? → 0절·7절
- 6개 병목(HBM·CoWoS·ASIC·파운드리·광·전력) 각각에서 누가 가격결정권을 쥐는가? → 1~6절
- "좋은 산업"이 왜 "안전한 진입가"를 보장하지 않는가? (2026-06 컨센 추월 경고) → 7절·8절
0절. 본문에서 등장할 핵심 용어 (Quick Glossary)
0.5절. 한눈에 보는 AI CapEx 깔때기 (Big Picture)
이번 주 7개 IC 메모를 관통하는 단 하나의 명제는 **"AI는 더 이상 모델 싸움이 아니라 물리 인프라 싸움"**이다. GPU가 충분히 빨라진 지금, AI의 진짜 한계는 메모리·패키징·파운드리·네트워크·전력이라는 물리적 병목으로 옮겨갔다.
AI 자본지출은 하나의 깔때기를 따라 흐른다. 하이퍼스케일러(구글·메타·아마존·MS)가 2026년에만 약 **$725B(7,250억 달러, +77% YoY)**를 쏟아붓고, 그 돈은 아래 순서로 흘러간다.
붉은 노드(HBM·CoWoS)가 출하량을 실제로 제한하는 단일 게이트이고, 파란 노드(전력)가 2026년 새롭게 떠오른 병목이다. 핵심 통찰은 병목이 한 곳에 고정돼 있지 않고 깔때기를 따라 옮겨다닌다는 것이다. GPU가 충분해지자 HBM이 막혔고, HBM이 풀리면 CoWoS가, 그다음은 네트워크와 전력이 막힌다. 각 단계의 병목 통제자가 가격결정력을 쥐므로, 투자 관점에서는 "지금 어느 단으로 병목이 이동 중인가"를 추적하는 것이 핵심이다.
숫자에 비교 기준 붙이기: $725B는 전년 $410B 대비 +77%다. 이는 NVDA의 백로그 ~$1T(블랙웰+루빈 합산)와 함께 보면 더 실감난다 — "1년치 미국 GDP의 약 4%에 해당하는 AI 칩 주문이 이미 쌓여 있다"는 뜻이다.
1절. HBM — GPU 옆에 메모리를 "쌓는" 이유
1.1 작동 원리 — 책장에 책을 세로로 꽂듯
일상 비유로, 평범한 메모리(DDR5)는 GPU에서 멀리 떨어진 단층 주차장에 차를 대는 것과 같다. 거리가 멀고 통로가 좁아 데이터를 가져오는 데 시간이 걸린다. HBM은 그 메모리를 여러 층 책장처럼 수직으로 쌓아 GPU 바로 옆에 세워둔다. 거리가 짧아지고, TSV(실리콘 관통전극 — 책을 여러 권 쌓고 가운데를 송곳으로 뚫어 실로 꿰는 것과 같다)로 위아래를 직접 꿰뚫어 통로 수를 폭발적으로 늘린다.
왜 쌓아야만 하나? GPU가 1초에 처리하는 데이터양이 폭증했는데, 메모리가 멀리 있으면 GPU가 연산을 끝내고 다음 데이터를 기다리며 노는 시간(메모리 병목)이 생긴다. 아무리 빠른 요리사(GPU)도 재료(데이터)가 늦게 오면 멈춘다. HBM은 재료 창고를 주방 바로 옆에 높이 쌓아 이 대기를 없앤다.
여기서 **대역폭(Bandwidth)**이란 단위 시간당 옮길 수 있는 데이터 양으로, 도로의 "차선 수 × 제한속도"라고 보면 된다. 차선이 넓을수록 한 번에 많은 데이터가 지나간다.
1.2 이전 세대 vs HBM4
왜 이전 세대가 한계였나? HBM3E의 1,024비트 통로로는 차세대 GPU(NVIDIA Rubin)가 요구하는 데이터양을 감당할 수 없었다. 통로 폭을 2배로 넓힌 것이 HBM4의 본질이다. 다만 단을 더 높이 쌓고 통로를 2배로 뚫을수록 **수율(불량 없이 만들어지는 비율)**이 떨어진다 — 16층을 쌓다가 한 층만 틀어져도 전체가 불량이 되기 때문이다. 그래서 증설만으로는 공급이 늘지 않는 기술 병목이다.
1.3 왜 지금 중요한가 (수치로)
- HBM 1GB는 일반 DDR5 대비 웨이퍼(반도체 원판)를 3~4배 잡아먹는다. 그 결과 HBM이 2026년 전체 DRAM 웨이퍼의 **약 23%**를 차지하며, 일반 메모리까지 동반 품귀에 빠졌다.
- 2026년 HBM 물량은 이미 전량 매진(SK하이닉스·삼성·마이크론 공통). 고객이 1~2년치를 미리 예약하는 초과수요 국면이다.
- 단, 메모리는 사이클 산업이다. 마이크론 신규 팹(Idaho)이 2027~2028 가동되면 공급 과잉 → 2027 다운턴 리스크가 함께 거론된다.
1.4 공급 구도 (누가 통제하나)
3사가 글로벌 DRAM의 **95%+**를 통제하는 과점이다. NVIDIA Rubin용 HBM4 배분은:
💡 투자자 관점에서 보면
HBM은 AI 밸류체인 최상위 병목이지만 2026-06 시점엔 "병목 ≠ 진입가" 함정이 가장 뚜렷한 곳이다. SK하이닉스(000660.KS)는 HBM4 60~70% 통제로 구조적 수혜가 명백하나, 6/18 급등으로 컨센서스 목표가를 거의 따라잡았고(여력 +1.0%), 1분기 영업이익률 72%라는 마진 정점 위에 형성된 밸류라는 점이 함정이다. EV/EBITDA 20.4배는 헤드라인상 싸 보이지만, 정상화 마진을 적용하면 실질 배수는 1.5~2배로 뛴다. 지켜볼 지표는 DRAM 계약가 QoQ 상승률(Q1 +90% → Q2 +48~63%로 이미 둔화)과 2027 신규 팹 가동 시점이다.
2절. CoWoS / 첨단 패키징 — AI 출하량을 정하는 "단 하나의 추출기"
2.1 작동 원리 — 원두가 아니라 추출기가 판매량을 정한다
먼저 용어. **패키징(Packaging)**은 완성된 칩(다이)들을 하나의 부품으로 조립·연결·보호하는 후공정이다. 칩이 "낱장 부품"이라면 패키징은 그것을 "쓸 수 있는 제품"으로 묶는 단계다. **인터포저(Interposer)**는 GPU와 HBM이 올라앉는 공용 현관으로, 그 안에 머리카락보다 가는 수만 개의 배선이 깔려 칩끼리 아주 짧은 거리로 대화하게 해준다.
일상 비유로, 반도체 다이가 커피 원두라면 CoWoS는 그 원두를 마실 수 있게 만드는 단 하나뿐인 추출기다. 원두(GPU 칩)를 아무리 많이 볶아도, 추출기(CoWoS 캐파) 대수가 적으면 팔 수 있는 커피(완성 GPU) 수는 거기서 막힌다.
왜 그런가? GPU 칩 자체는 TSMC의 3nm 공정에서 충분히 찍어낼 수 있다. 하지만 그 칩을 HBM 여러 개와 함께 하나의 인터포저 위에 정밀하게 얹고 수만 개 배선을 연결하는 CoWoS 공정은 느리고 어렵다. 그래서 칩 생산이 아니라 패키징 캐파가 최종 출하량의 상한을 결정한다.
2.2 이전 vs 현재 — 캐파 4배 증설에도 매진
왜 4배를 늘려도 부족한가? 증설된 캐파의 절반 이상을 NVIDIA가 Rubin(차세대 GPU)용으로 선예약해버렸기 때문이다. TSMC의 3개 첨단 패키징 후공정 팹은 2027년까지 매진, 리드타임(주문 후 납품까지)이 52~78주에 달한다. 증설 = 곧 NVIDIA향 확정 수요라, 가격결정력이 공급자에게 유지된다.
2.3 왜 "새" 병목인가
과거엔 "더 미세한 트랜지스터를 만드는 것"(파운드리 공정)이 발전의 전부였다. 그러나 이제 트랜지스터를 더 줄이기가 물리적으로 어려워지면서, 여러 칩을 하나로 잘 묶는 패키징이 성능을 끌어올리는 새 무대가 됐다. CoWoS가 AI 가속기 출하량의 단일 최대 게이팅 제약이 된 이유다.
💡 투자자 관점에서 보면
CoWoS의 거의 유일한 통제자는 TSMC(TSM)다. 6/18 급등 국면에서도 컨센서스 목표가를 추월하지 않은(여력 +4.5%) 유일한 병목 통제자라는 점이 매력이지만, 함정은 패키징이 TSMC 전사 매출의 한 자릿수~10%대에 불과해 순수 패키징 베타가 희석된다는 것이다. 순수 패키징 노출을 원하면 Amkor(AMKR)나 일본·대만 상장 ABF 기판주(Ibiden·Shinko)가 농도는 높지만, 6/16 +36% 급등 등 단기 과열과 미국 외 상장이라는 접근성 문제가 따른다. 지켜볼 지표는 TSMC 월간 CoWoS 캐파 램프(35K→130K)와 수급 갭(20%→10%) 축소 속도 — 갭이 빠르게 닫히면 "병목 프리미엄"이 일부 사라진다.
3절. GPU vs 커스텀 ASIC — 범용 vs 맞춤의 트레이드오프
3.1 작동 원리 — 만능 맥가이버칼 vs 전용 식칼
GPU는 원래 그래픽용이었으나 수천 개 연산을 동시에 처리하는 구조 덕에 AI의 표준 가속기가 된 범용 칩이다(NVIDIA 75~80% 점유). ASIC은 단 하나의 작업(예: 구글의 AI 추론)만 극도로 효율적으로 하도록 설계한 맞춤 칩으로, 하이퍼스케일러가 자체 설계해 쓴다(구글 TPU, 메타 MTIA 등).
일상 비유로, GPU는 만능 맥가이버칼이다. 무엇이든 어느 정도 잘하고, 새 작업이 생겨도 바로 대응한다. ASIC은 한 가지 요리만 위한 전용 식칼이다. 그 한 작업에선 GPU보다 빠르고 전력도 덜 먹지만, 작업이 바뀌면 칼을 새로 만들어야 한다.
왜 둘 다 필요한가? 모델이 계속 바뀌는 연구·학습 단계에선 유연한 GPU가 유리하다. 반면 똑같은 추론(이미 학습된 모델로 답을 내는 작업)을 수십억 번 반복하는 하이퍼스케일러는, 그 한 작업에 최적화된 ASIC으로 전력·비용을 크게 아낄 수 있다. AI가 학습에서 추론 중심으로 무게가 옮겨가며 ASIC 수요가 커지는 배경이다.
3.2 트레이드오프 비교
💡 투자자 관점에서 보면
NVIDIA(NVDA)는 GPU 하드웨어가 아니라 CUDA 소프트웨어 락인으로 가격결정권을 쥔다 — 개발자 600만 명이 묶여 있어 경쟁 칩 전환비용이 막대하다. ~$1T 백로그가 그 수요를 증명한다. 반대편 헤지가 Broadcom(AVGO)으로, 하이퍼스케일러 맞춤 ASIC의 60%(Marvell 합산 시 95%)를 설계해 NVIDIA가 잠식당하는 분(分)을 수취한다. AVGO는 2027 AI 매출 $100B+ 가시성과 $73B 백로그를 가지며, PEG 0.68로 메가캡 중 매력 구간이다. 지켜볼 지표는 ASIC 시장 점유율 추이와 추론 워크로드 비중 — 추론이 커질수록 ASIC에 유리하다. (CUDA 해자의 심층은 9절 참조)
4절. 리딩엣지 파운드리 & EUV — 2nm와 "빛으로 그리는 스텐실"
4.1 작동 원리 — 빛으로 찍는 초고해상도 스텐실
용어부터. **노드(Node, 공정 세대)**는 "2nm", "3nm"처럼 회로의 미세함을 나타내는 세대 이름이다. 숫자가 작을수록 더 미세하다 — 2nm는 머리카락 굵기(약 0.1mm)의 약 5만분의 1 수준이다. **EUV(극자외선 노광)**는 파장 13.5nm의 극도로 짧은 자외선으로 실리콘 위에 회로 그림을 그리는 장비로, 네덜란드 ASML이 세계 유일 제조사다.
일상 비유로, 노광(리소그래피)은 **스텐실(모양 본을 대고 물감을 찍는 기법)**과 같다. 회로 설계도를 마스크(스텐실)에 새기고, 빛을 통과시켜 실리콘 위에 회로 그림을 찍는다. 왜 EUV가 필요한가? 회로가 미세해질수록 더 가는 선을 그려야 하는데, 굵은 붓(긴 파장 빛)으로는 가는 선을 못 그린다. EUV는 파장 13.5nm의 극도로 가는 "빛 붓"으로 7nm 이하의 초미세 회로를 그린다.
**GAA(Gate-All-Around)**는 트랜지스터(전기 ON/OFF 스위치 = 수도꼭지)의 게이트(손잡이)가 채널(전류가 흐르는 통로 = 수도관) 4면을 모두 감싸는 최신 구조다. 왜 GAA로 바뀌었나? 직전 구조(FinFET)는 게이트가 채널 3면만 감쌌다. 트랜지스터가 작아질수록 감싸지 못한 바닥 면으로 전류가 새어(누설) 스위치가 흐릿해졌다. GAA는 4면을 전부 감싸 누설을 줄여, 작은 크기에서도 ON/OFF가 또렷하다.
4.2 2026 경쟁 구도
- TSMC N2(2nm): 2025~2026 양산 램프. GAA 첫 적용, iso-power(같은 전력) 기준 성능 +10~15% 또는 전력 -20~30%.
- Intel 18A(1.8nm급): 2025 중반 양산 진입, Panther Lake 출하.
- Samsung SF2: 추격 중이나 수율 열위.
- High-NA EUV: 렌즈의 빛 모으는 능력(NA, 개구수)을 0.55로 끌어올린 차세대 장비(기존 0.33 대비 1.67배). 대당 약 $400M(약 5,500억원) — 보잉 787 여객기 2대 값. Intel이 먼저 도입, TSMC는 2026~2027 A16부터 검토.
💡 투자자 관점에서 보면
파운드리·노광은 AI 밸류체인의 궁극의 병목이다. 2nm 미세 회로를 양산할 수 있는 곳은 사실상 TSMC뿐이고, EUV 장비를 만드는 곳은 ASML뿐이라 두 회사가 길목을 쥔다. 다만 6/18 급등으로 ASML은 컨센서스를 추월(여력 -12.4%)해 "병목이 맞지만 지금 진입가가 비싼" 종목이 됐다. TSMC(TSM)는 여력 +4.5%로 상대적 우위지만 미세 폭이다. 지켜볼 지표는 TSMC N2 수율 안정화와 가동률, ASML의 High-NA EUV 수주·납품 페이스다.
5절. 데이터센터 네트워킹 & 광(光) 인터커넥트 / CPO — 스케일아웃의 벽
5.1 작동 원리 — GPU가 빨라도 고속도로가 막히면 정체
용어부터. **스케일업(Scale-Up)**은 한 랙(서버 선반) 안에서 GPU들을 직접 연결하는 것이고, **스케일아웃(Scale-Out)**은 랙과 랙, 클러스터와 클러스터를 연결해 10만 개 이상 GPU를 하나의 거대한 컴퓨터처럼 묶는 것이다. **옵티컬 인터커넥트(광 연결)**는 데이터를 전기 신호 대신 빛으로 실어 광섬유로 보내는 연결(800G→1.6T 트랜시버)이고, **CPO(Co-Packaged Optics)**는 광 변환 부품을 스위치 칩 바로 옆에 통합 패키징해 전력을 아끼는 기술이다.
일상 비유로, GPU가 아무리 빠른 스포츠카여도 GPU끼리 데이터를 주고받는 고속도로가 막히면 10만 대 GPU는 정체된 차량 행렬에 불과하다. 2026년은 그 고속도로를 구리(전선)에서 광(빛)으로 갈아엎는 전환점이다.
왜 구리로는 안 되나? 전통 구리·플러거블 광모듈은 200Gb/s 채널에서 약 22dB의 전기 손실을 일으키고, 이를 보상하느라 포트당 30W를 소모한다(추가 발열·고장점 발생). 클러스터가 커질수록 이 전력·손실 벽이 기하급수적으로 악화된다. NVIDIA의 CPO는 800G당 4~5W로 약 73% 전력 절감을 제시한다 — 광 신호는 거리가 멀어도 손실이 거의 없기 때문이다.
5.2 왜 지금 새 병목인가
AI 연산이 단일 칩에서 10만+ GPU 클러스터로 확장되면서, 진짜 병목이 연산에서 칩-칩·랙-랙 간 대역폭으로 이동했다. Jensen Huang(NVIDIA CEO)이 2026 GTC에서 광 반도체를 차세대 핵심 기술로 공식 지정했고, NVIDIA는 Coherent·Lumentum에 약 **$6B(60억 달러)**를 다년 구매 약정과 함께 투자해 수요를 락인했다.
5.3 산업 내 위치
💡 투자자 관점에서 보면
네트워킹은 "AI CapEx가 연산에서 인터커넥트로 이동하는" 구조 전환의 초입이다. 여력 유지 + 밸류 매력을 동시 충족하는 종목은 Broadcom(AVGO, PEG 0.68, 여력 +27.2%)이 유일하며, Arista(ANET)가 차순위다. 다만 이 영역 다수 종목(ALAB EV/EBITDA 298배, MRVL 105배, CRDO 100배)이 6/18 급등으로 컨센을 추월해 단기 과열이다. 양날의 검은 NVIDIA의 CPO 내재화가 머천트 트랜시버(FN·COHR) 시장을 장기적으로 잠식할 수 있다는 점. 지켜볼 지표는 800G→1.6T 트랜시버 주문량과 CPO 상용화 일정이다.
6절. 전력·냉각 — AI 물리 인프라의 정의적 병목
6.1 작동 원리 — 빌딩 한 채를 한 선반에 욱여넣다
용어부터. **랙(Rack)**은 서버 장비를 꽂는 표준 선반(AI 데이터센터의 기본 단위)이다. **HVDC(고압직류)**는 800V의 높은 전압으로 직류 전기를 전달하는 방식이고, **액냉(Liquid Cooling)**은 공기 대신 액체로 칩의 열을 직접 빼내는 냉각이다.
일상 비유로, 과거 데이터센터 랙은 가정집 몇 채 분량 전력을 썼다. 지금 AI 랙은 작은 빌딩 한 채(450kW) 분량을 한 선반에 욱여넣는다. NVIDIA Rubin Ultra는 랙당 450kW, 차세대 Feynman은 600kW~1MW에 달한다(현재 학습 클러스터는 120~150kW).
왜 800V로 가야 하나? 기존 48V 분배로 600kW급 랙을 구동하려면 랙 높이의 상당 부분(64U)이 전력 전달에만 소모된다 — 전압이 낮으면 같은 전력을 보내기 위해 전류가 커지고, 큰 전류는 두꺼운 동선과 큰 손실을 부른다. 800V HVDC는 같은 동선으로 480VAC 대비 85% 더 많은 전력을 전달하고 변환 단계를 줄여 종단 효율을 +5%p 높인다.
왜 액냉인가? 랙당 120kW를 넘어서면 공기로는 열을 빼낼 수 없다 — 공기는 열을 나르는 능력이 물보다 훨씬 낮기 때문이다. 그래서 액냉이 신규 하이퍼스케일러 표준이 됐다.
6.2 왜 지금 중요한가
IEA(국제에너지기구)는 데이터센터 전력 소비가 2024년 415TWh → 2030년 945TWh로 2배 이상 증가한다고 본다. 800V HVDC 초도 출하는 3Q26 시작, 풀스케일은 2027 Kyber 랙스케일과 동기화된다. 더 나아가 전력망(그리드) 자체의 공급 한계가 데이터센터 건설 일정을 지연시키는 매크로 제약으로도 작동한다.
6.3 산업 내 위치
💡 투자자 관점에서 보면
전력은 2026년 "GPU 그 자체"를 제치고 AI 캐파의 1차 제약으로 재가격됐다. Vertiv(VRT)는 전력+열을 풀스택으로 통합 공급하는 유일한 흑자 곡괭이로, NVIDIA Rubin Ultra용 800V DC 아키텍처를 공동 개발하고 $15B(+80% YoY) 백로그로 2027까지 가시성을 확보했다. 6/18 급등에도 컨센 여력 +13.1%를 유지(미추월)해 비반도체 분산처로 매력적이다. 다만 EV/EBITDA 54배는 사이클 정점 배수이고, 800V 매출 본격 기여가 2027이라 타이밍 갭이 있다. 지켜볼 지표는 **800V HVDC 초도 출하(3Q26)와 백로그 증가율, 랙당 전력 밀도 로드맵(450kW→1MW)**이다.
7절. 산업 구조 — 위로 갈수록 과점, 아래로 갈수록 분산
7.1 밸류체인 각 층의 수익 모델
여기서 **백로그(수주잔고)**는 "이미 주문받았으나 아직 매출 인식하지 않은 금액"이다. 백로그가 크면 향후 매출이 그만큼 예약돼 있다는 뜻이라 가시성이 높다.
7.2 진입장벽 4개 (구체 수치)
- 자본 장벽: 최신 Fab 건설 $15~20B(약 20~28조원), EUV 장비 대당 $380M(약 5,000억원).
- 소프트웨어 락인: NVDA의 CUDA — 개발자 600만 명이 묶여 있어, 경쟁 칩이 성능이 같아도 "갈아타는 비용"이 막대하다.
- 공정 노하우: TSMC의 2nm 수율은 20년 누적 데이터의 산물. 자본만으로 복제 불가.
- 고객 인증 장벽: HBM·CoWoS는 엔비디아 공급망에 한번 들어가면 수년 물량이 고정되지만, 그 인증을 받기까지 수율·신뢰성 검증에 수년이 걸린다.
💡 투자자 관점에서 보면
산업 구조가 **위로 갈수록 과점(ASML 100%·NVDA 75~80%·TSMC CoWoS 60~65%), 아래로 갈수록 분산(서버 ODM·전력 장비)**이라는 점이 핵심이다. 진입장벽이 물리적·소프트웨어적으로 깊은 곳일수록 사이클 하강기에도 가격결정권이 방어된다. "병목 통제 + 깊은 해자"의 교집합이 사이클 전체를 버티는 핵심 기준이다.
8절. 역사적 사이클 — "이번엔 다른가"
AI CapEx 사이클을 이해하려면 과거 인프라 사이클과 비교해야 한다.
"이번엔 다른가" 논점:
- 다른 점: 2000년 통신 버블은 매출 없는 "기대"에 투자했지만, 2026년 하이퍼스케일러는 이미 거대한 광고·클라우드 흑자로 CapEx를 자체 조달한다. 또 HBM·CoWoS는 물리적으로 매진이라 "과잉 캐파"가 아니라 "공급 부족"이다.
- 닮은 점: CapEx $725B vs 그 CapEx가 만들어낼 AI 매출의 갭. "순환 자금조달"(OpenAI ↔ NVDA ↔ 네오클라우드 간 자금이 돌고 도는 구조)이 버블 신호일 수 있다.
💡 투자자 관점에서 보면
역사가 주는 가장 큰 교훈은 **"사이클 정점에서 사이클리컬 종목의 Fwd P/E가 가장 낮게 보인다"**는 점이다(2018 메모리 사례). 마진이 OPM 60%+로 정점일 때 분모(이익)가 부풀어 P/E가 싸 보이지만, 정상화 마진 적용 시 실질 배수는 2배다. 그래서 본 분석은 P/E가 아니라 EV/EBITDA·EV/FCF·FCF Yield·PEG를 primary로 쓴다. 다음에 메모리주가 "Fwd P/E 10배로 싸다"는 말을 보면 마진 정점 함정을 의심하라.
9절. 해자(Moat) 심층 — 누가, 왜 복제 불가능한가
밸류체인 각 층의 대표 기업이 가진 해자의 "원천"을 본다. 먼저 해자 4유형: 전환비용(갈아타는 대가가 커서 이탈 불가), 규모의 경제(많이 만들수록 단가 하락), IP 해자(특허·수율 노하우), 수직통합(여러 단계를 직접 통제).
9.1 NVDA — CUDA 소프트웨어 생태계 (전환비용 + 네트워크 효과)
NVIDIA의 진짜 해자는 하드웨어가 아니라 CUDA다. 2006년부터 쌓아온 개발자 생태계로, 전 세계 수백만 명이 NVIDIA GPU에서만 돌아가는 코드를 작성해왔다. 경쟁사 GPU로 교체하려면 이 모든 소프트웨어를 재작성·재최적화해야 한다(전환비용). AMD의 ROCm이 따라잡지 못하는 이유는 악순환 — 개발자가 적으면 라이브러리가 적고, 라이브러리가 적으면 개발자가 안 온다(네트워크 효과). 복제하려면 20년·수천억 달러가 필요하다.
- 디스럽션 리스크: 하이퍼스케일러 자체 칩(구글 TPU·메타 MTIA)이 CUDA 없는 자체 SW를 구축하면 전환비용이 사라진다. 선행 지표 = "자체 ASIC 발주량의 분기별 증가".
9.2 AVGO / MRVL — 커스텀 ASIC 공동설계 (전환비용 = 설계 사이클)
AVGO (Very Strong, Wide Moat): 세 축을 동시 보유한 유일 기업 — ① Google TPU를 1~7세대 12년 공동설계, ② 이더넷 스위칭 ASIC(Tomahawk ~70% 점유), ③ CPO 3세대 양산. 핵심 전환비용은 "설계 사이클"에 있다 — 하이퍼스케일러가 새 AI 칩 개발에 3~5년·수억 달러를 투입하면 그 사이클 중엔 파트너를 못 바꾼다. 복제하려면 10년·$10B+. MRVL (Strong): AWS Trainium·MS Maia 등 18개 디자인윈. Celestial AI 인수(최대 $5.5B)의 Photonic Fabric(칩-메모리 광 연결, 16Tbps)이 잠재적 게임체인저이나 양산 검증은 FY2028 H2 예상.
- 디스럽션 리스크: 하이퍼스케일러가 ASIC 설계를 완전 내재화하는 시나리오. 구글 일부 I/O 부품의 MediaTek 이관이 초기 신호.
9.3 SK하이닉스(000660.KS) / MU — HBM 제조 (IP + 규모의 경제)
SK하이닉스 (Wide): 2013년 세계 최초 HBM 상용화, 2025년 점유율 ~62%. 핵심은 MR-MUF(칩 사이 공간을 특수 수지로 채워 한꺼번에 굳혀 열·휨을 잡는 패키징) 기술 + 소재 독점 계약 + 2019년부터의 수율 데이터. 삼성(TC-NCF 방식)은 휨 문제로 수율 열위. HBM4부터는 베이스다이를 TSMC 로직 공정으로 전환해 맞춤형 HBM(cHBM)으로 진화. MU (Strong): 미국 유일 대형 메모리 IDM. 1-gamma 공정 + EUV 결합 선행. 고유 해자는 지정학 — CHIPS Act $6.4B 보조금으로 미국 내 메가팹. "미국 내 메모리 공장"은 SK·삼성이 복제 불가.
- 디스럽션 리스크: AI 모델 효율화(DeepSeek류)로 HBM 수요 둔화, 중국 CXMT 범용 DRAM 증설.
9.4 COHR — InP 수직통합 광학 (수직통합 + 규모의 경제)
데이터센터 GPU 간 통신이 구리→광으로 전환되며 광 트랜시버가 핵심이 된다. Coherent는 레이저 원료 InP(인화인듐) 웨이퍼를 직접 만들어 레이저 칩→트랜시버까지 자사 내 완결(수직통합). 결정적 우위는 6인치 InP 웨이퍼 양산(세계 유일) — 칩 원가 60%↓, 생산량 4배. EML·SiPh·VCSEL 세 방식을 모두 보유해 "기술 표준 불확실성 헤지"가 내재.
- 디스럽션 리스크: 중국 InnoLight의 800G 가격 공세(20~30% 저렴). 단 CPO 전환은 CW 레이저 수요를 키워 오히려 기회.
💡 투자자 관점에서 보면 (해자 메타 분석)
가장 강한 해자는 시간의 함수라는 공통점이 있다 — AVGO의 12년 파트너십, SK하이닉스의 10년 수율 데이터, Coherent의 30년 InP 노하우. 돈을 갑자기 쏟아도 따라잡을 수 없다. 또 세대 전환기에 해자 축이 강화되고(HBM4·1.6T·CPO 선점), 규모의 경제 + 수직통합이 동시 작동할 때 가장 두텁다. 앞으로 3~5년은 수직통합 경계가 위로 올라오고(CoWoS·CPO·cHBM), 지정학 해자(공장 위치)가 새 층으로 등장하는 재편기다.
10절. 종합 — 병목과 진입가는 분리된다
2026-06 시점의 결정적 경고는 **"병목 통제 ≠ 좋은 진입가"**다. 6/18 일제 급등으로 다수 병목 통제자(SK하이닉스·ASML·마이크론·마벨)가 컨센서스 목표가를 추월(여력 음수)했다. 좋은 산업 전망과 안전한 진입가는 별개이며, 특히 KOSPI는 삼성+SK하이닉스 합산 시총 50.7% 집중 + 신용융자 38조라는 구조적 취약성까지 겹쳐 있다(AI_SEMI_FRAGILITY 메모: 5개 구조적 취약 조건 중 4개 충족, 격발 트리거 0/3 미발동 — "구조 장전 완료, 점화 대기").
alpha는 병목 통제 + 컨센 여력 유지 + 양(+)현금흐름의 희소 교집합에 집중된다 — 거대 백로그($1T)와 두꺼운 FCF로 사이클 하강도 방어 가능한 연산 실리콘 최상류(엔비디아 류), 그리고 비반도체 분산처로 전력 병목의 유일 흑자 곡괭이(Vertiv 류)다.
핵심 KPI 3개 (밸류체인 전체 공통 선행지표)
✅ 셀프 체크 — 이 문서를 이해했다면 답할 수 있다
- "병목이 옮겨다닌다"는 명제를 깔때기(CapEx→실리콘→HBM/CoWoS→네트워크→전력)로 설명할 수 있는가? 각 단의 통제자를 짝지을 수 있는가?
- HBM을 "왜 쌓는가"를 메모리 병목(요리사-재료 비유)으로 설명할 수 있는가? HBM4가 HBM3E와 다른 핵심 1가지는?
- CoWoS가 왜 "추출기"(출하량 게이트)인지, 캐파 4배 증설에도 매진인 이유는?
- GPU와 ASIC의 트레이드오프, 그리고 "추론 비중 증가"가 왜 ASIC에 유리한가?
- EUV·GAA가 각각 무엇을 해결하는가? 왜 ASML·TSMC가 길목을 쥐는가?
- "병목 통제 ≠ 진입가"를 2026-06 컨센 추월 사례로 설명할 수 있는가? Fwd P/E를 primary로 쓰면 안 되는 이유(peak earnings 함정)는?
🔗 관련 학습 자료 (Cross-links)
- 본 주 IC 메모:
AI_VALUE_CHAIN_SECTOR_ic_memo_2026-06-18,AI_VALUE_CHAIN_SUB1T_SECTOR_ic_memo_2026-06-18,AI_PHYSICAL_INFRA_7_THEMES_SECTOR_ic_memo_2026-06-15,AI_SEMI_FRAGILITY_SECTOR_ic_memo_2026-06-19,NVDA_ic_memo_2026-06-15,META_ic_memo_2026-06-15 - subsector 심층:
details/AI_VALUE_CHAIN_SECTOR_{hbm·packaging·compute·networking·power·foundry}_2026-06-18 - 과거 digest: AI CapEx $700B 해부 · AI 옵티컬·CPO 전환 · AI 버블 사이클
출처
- SK hynix completes development of HBM4 — 2048-bit interface (Tom's Hardware) — 2026-01
- The HBM4 Era Begins: Samsung and SK Hynix Trigger Mass Production (FinancialContent) — 2026-01-26
- TSMC to Quadruple Advanced Packaging Capacity by Late 2026 (FinancialContent) — 2026-02-05
- TSMC CoWoS Supply-Demand Gap Narrowing 20%→10% by End-2026 (TrendForce) — 2026-06-15
- TSMC begins volume production of 2nm-class chips — first GAA transistor (Tom's Hardware) — 2026
- Intel 18A Hits Volume Production as TSMC N2 Ramps (FinancialContent) — 2025-12-30
- NVIDIA silicon photonics & CPO 2026 (Tom's Hardware) — 2026
- Big Tech AI spending $725B in 2026 (Tom's Hardware) — 2026-02
- TrendForce — TSMC AI wafer demand 11x, CoWoS capacity — 2026-05-14
- IEA Energy and AI Executive Summary — 2025
- NVIDIA 800 VDC Architecture — 2026
- TrendForce 800V HVDC 3Q26 shipments — 2026-06-15
- 내부 IC 메모: AI Value Chain Sector·Sub-$1T (2026-06-18), AI Physical Infra 7 Themes·Stack (2026-06-15), AI Semi Fragility (2026-06-19), NVDA·META (2026-06-15)
본 학습 digest는 IWANNAVY LAB이 2026-06-15~21 주간 IC 메모 7건을 종합해 작성했다. 투자 지식은 있으나 기술 배경이 없는 비전공 투자자를 독자로 상정했으며, 모든 가격·밸류에이션은 해당 IC 메모의 시장 데이터 기준값 검증분(2026-06-15·06-18·06-19 기준)을 따른다. 본 문서는 교육 목적이며 투자 권유가 아니다.