1c DRAM — 삼성전자 컴백 시나리오의 핵심 기술
1c DRAM — 삼성전자 컴백 시나리오의 핵심 기술
10nm급 5세대 DRAM: EUV 다층 노광으로 열리는 차세대 메모리 전쟁의 변곡점
0. TL;DR (한눈에 보는 핵심)
- 1c DRAM은 회로 선폭 약 10나노미터(10nm) 수준의 5세대 10nm급 DRAM으로, 기존 세대인 1γ(1-gamma, 11nm)의 다음 단계다. 삼성전자·SK하이닉스·마이크론이 2026~2027년 양산을 목표로 경쟁 중이다.
- 핵심 변수는 EUV(Extreme Ultraviolet, 극자외선) 리소그래피 장비를 몇 층(layer)에 적용하느냐다. 1γ에서 5개 레이어를 쓰던 것이 1c에서는 7~8개 레이어로 늘어난다 — 미세화의 부담이 곱절로 커진다는 뜻이다.
- 수율 60% → 80% 돌파가 게임체인저다. 양산 초기 60%대 수율로 시작해 80%에 도달하는 시점에서 제조 원가가 약 25% 하락하고 마진이 급격히 개선된다.
- 1c는 DDR5-8400(데이터센터), LPDDR6(모바일), HBM4 Core Die(AI GPU), GDDR7(그래픽) 네 제품군에 동시에 적용되는 플랫폼 노드다. 한 세대의 성공이 네 시장의 가격 경쟁력을 결정한다.
- 삼성전자는 1α·1β에서 수율 부진으로 SK하이닉스에 DRAM 선두를 내준 상태다. 1c는 삼성이 EUV 다층 선투자를 선점 우위로 전환할 수 있는가의 시험대 — 성공 시 2027년 DRAM 시장 재역전 시나리오가 성립한다.
1. DRAM 공정 노드 명명법 — "1c"는 왜 "1c"인가
1.1 DRAM부터 풀어보자
DRAM (Dynamic Random-Access Memory, 동적 임의접근 메모리) 은 PC·서버·스마트폰이 "지금 당장 사용 중인 데이터"를 담아두는 휘발성 임시 메모리다. 전원이 꺼지면 데이터가 사라진다.
- Dynamic (동적): 저장된 전기 신호가 계속 새어 나가기 때문에 1초에 수천 번씩 재충전(refresh) 해야 한다. SRAM(static) 같은 "정적" 메모리와의 차이점.
- 일상 비유: DRAM은 "물 새는 컵"과 같다. 물(전하)을 부어 넣어도 계속 조금씩 빠져나가기에 계속 다시 부어야 한다. 새지 않는 완벽한 컵(SRAM)은 더 비싸고 크다.
- 용량 vs 속도 트레이드오프: SRAM은 빠르지만 셀(cell) 1개당 트랜지스터 6개가 필요. DRAM은 느리지만 트랜지스터 1개 + 커패시터 1개로 셀을 구성해 밀도가 압도적 — 같은 면적에 수십 배의 데이터 저장 가능.
1.2 DRAM 셀의 해부
DRAM의 최소 단위인 **셀(cell)**은 두 부품으로 구성된다:
- 트랜지스터(transistor): 전류를 열고 닫는 스위치. 수도꼭지와 같다.
- 커패시터(capacitor): 전하를 잠시 가두는 작은 통. 전하가 들어 있으면 "1", 비어 있으면 "0"으로 읽는다.
수도꼭지(트랜지스터)를 열면 물(전하)이 물통(커패시터)에 채워지고, 수도꼭지를 닫으면 물이 그대로 유지된다 — 이것이 "1" 저장. 비어 있으면 "0". DRAM 미세화의 본질은 이 수도꼭지와 물통을 계속 작게 만드는 일이다.
1.3 공정 노드 명명법의 변천사
"노드(node)"는 해당 세대에서 구현 가능한 최소 회로 선폭을 의미한다. DRAM 세대 표기는 시기별로 바뀌어 왔다:
이름이 세 차례 바뀌는 이유 — "nm 숫자 경쟁이 무의미해졌다":
- 2010년대 중반까지 "1x, 1y, 1z"로 세대를 구분했으나, 실제 선폭과 숫자가 괴리되면서 혼란이 커졌다.
- 2021년부터 그리스 알파벳(α, β, γ) 으로 전환 — α(알파), β(베타), γ(감마) 순으로 "10nm급 세대의 1, 2, 3번째"를 의미.
- 1γ 다음은 δ(델타)가 와야 자연스럽지만, 삼성전자가 먼저 "1c" (여기서 c는 다섯 번째 알파벳이 아닌 "5th generation"을 뜻하는 약칭) 라는 이름을 띄웠다. "1γ 이후의 10nm급 5세대" 라는 의미는 공통이다.
1.4 왜 같은 "10nm급"을 네 번(1α·1β·1γ·1c)이나 쪼개는가
반도체 업계에는 "진짜 10nm의 벽" 이 있다. 로직(CPU·GPU) 공정은 FinFET에서 GAA(Gate-All-Around)로 구조를 바꾸면서 3~5nm까지 전진했지만, DRAM은 커패시터라는 물리 구조가 있어 구조 전환이 훨씬 어렵다. 그래서 업계는 같은 10nm급 안에서도:
- 1α: 첫 EUV 도입(1~2개 레이어) — 미세화의 진입 단계.
- 1β: EUV 레이어 확대(3~4개) — 수율 안정화에 초점.
- 1γ: EUV 다층 본격화(5개) — 커패시터 높이 40:1 종횡비.
- 1c: EUV 7~8개 레이어 + 하이브리드 본딩 확대 — 진정한 10nm 돌파.
같은 "10nm대"지만 세대 하나 차이가 밀도(bit density)로는 15~20%씩 증가하기 때문에, 한 세대를 앞서면 같은 웨이퍼에서 나오는 비트 수가 많아져 원가 경쟁력이 생긴다.
투자자 관점에서 보면
DRAM 노드 이름이 혼란스러워 보이지만, 투자자가 기억할 한 가지는 "한 세대 = 웨이퍼당 비트 수 +15~20%, 제조 원가 -10~15%" 공식이다. 1c 양산 선도 기업은 같은 장비 투자로 DDR5 2~3세대분의 마진 개선을 수확할 수 있다. 2026~2027년 삼성전자·SK하이닉스·마이크론 3사의 1c 월간 생산량(wafer starts per month, 월 웨이퍼 투입량)과 수율 진도는 DRAM 가격 사이클을 규정하는 선행 지표다.
2. 1c의 기술적 특징 — 무엇이 1γ와 다른가
2.1 세 가지 핵심 변화
1c가 1γ 대비 달성해야 할 목표는 크게 세 가지로 요약된다:
2.2 커패시터 종횡비 35:1 → 45:1의 의미
종횡비(aspect ratio, AR) 는 커패시터의 "높이 : 바닥 지름" 비율이다. 35:1이면 바닥 지름의 35배 높이로 서 있다는 뜻.
왜 높이를 올리려 하는가 — 커패시터는 "얼마나 많은 전하를 저장할 수 있는가" 가 핵심이다. 저장 용량(capacitance) = (유전체 상수) × (표면적) / (유전체 두께). 미세화로 바닥 면적은 계속 줄어드는데, 저장 용량은 유지해야 데이터 신뢰도가 유지된다 — 전하가 너무 적으면 노이즈에 묻혀 "0/1" 구분이 흐려진다. 따라서 바닥을 줄이는 대신 높이를 올려 표면적을 확보한다.
일상 비유: 좁은 땅에 커다란 저수조를 지으려면 옆으로 넓히는 대신 아파트처럼 위로 세운다. 35층짜리 건물을 45층까지 올리는 격이다.
왜 어려운가:
- 45:1 종횡비 커패시터는 머리카락 굵기(100μm)의 약 1/100,000 너비에 약 1μm 높이로 서 있는 구조다 — 쉽게 무너지거나 기울어진다.
- 커패시터 수백억 개가 한 칩에 나란히 서야 하는데, 하나라도 무너지면 불량. 이를 "wobble(흔들림) 문제" 라고 부르며, 1c의 최대 수율 리스크다.
2.3 전력 소모 -20%의 구조적 이유
DDR5-6400 기준 전력 소모가 20% 감소하는 이유:
- 트랜지스터와 배선이 작아지면 전류가 흘러야 하는 거리가 짧아진다 — 같은 일을 하는 데 에너지가 덜 든다.
- EUV 다층 적용으로 배선 저항을 낮춘 신소재(코발트·루테늄) 가 정밀하게 도입 가능 — 전류 손실 감소.
- 저전력은 특히 모바일(LPDDR) 과 AI 서버(HBM) 시장에서 결정적이다.
2.4 하이브리드 본딩(Hybrid Bonding) 확대
Hybrid Bonding (하이브리드 본딩, 혼합 접합) 은 두 장의 웨이퍼를 금속(구리)과 절연체(산화막)를 동시에 직접 접합하는 패키징 기술이다.
- 기존 방식은 마이크로범프(Microbump) 라는 땜납 구슬로 칩을 연결 — 구슬 지름 약 20μm.
- 하이브리드 본딩은 땜납 없이 구리 패드끼리 직접 붙인다 — 피치(간격) 약 1~9μm까지 줄어들어 접속 밀도 10배 이상.
1c 세대부터 DRAM 스택 내부와 HBM4 Core Die ↔ Base Die 접합에 하이브리드 본딩이 본격 확대된다.
투자자 관점에서 보면
기술적으로 보면 1c의 성패는 세 가지 난제 동시 해결에 달려 있다: (1) 커패시터 45:1 종횡비의 구조적 안정성 (2) EUV 7~8개 레이어의 공정 안정화 (3) 하이브리드 본딩의 본격 도입. 셋 중 하나라도 지연되면 양산 일정이 6개월~1년 뒤로 밀린다 — 이는 DDR5 가격과 HBM4 공급량 전망을 크게 흔든다. 투자자는 실적 발표 시 "1c wafer starts(웨이퍼 투입)"와 "yield milestone(수율 마일스톤)" 질문에 대한 기업 답변을 주시해야 한다.
3. EUV 다층 적용 — 투자 결정적 변수
3.1 EUV를 한 문장으로
EUV (Extreme Ultraviolet Lithography, 극자외선 노광) 은 파장 13.5nm의 극자외선 빛을 사용해 웨이퍼에 회로를 "인쇄"하는 첨단 노광 장비다.
- 리소그래피(lithography): 그리스어 "lithos(돌) + graphia(그리기)" → "돌에 그리다". 반도체에서는 빛으로 웨이퍼에 회로 패턴을 그리는 공정.
- 일상 비유: 초고해상도 스텐실 — 회로 도면(포토마스크)에 극자외선을 비춰 감광재(photoresist)가 발린 웨이퍼에 회로 모양을 "찍는다".
- 왜 극자외선인가: 파장이 짧을수록 더 미세한 선을 선명하게 그릴 수 있다. DUV(Deep Ultraviolet, 심자외선) 193nm에서 EUV 13.5nm로 파장이 14배 짧아지면서 분해능이 비약적으로 향상.
- 공급자: 전 세계 상용 EUV 공급자는 네덜란드 ASML (ASML) 단 하나 — 독점.
3.2 왜 "다층(Multi-layer) EUV"가 문제인가
반도체 한 장(칩)을 만들려면 포토마스크를 바꿔가며 수십~100개 이상의 레이어(layer) 를 순차적으로 노광한다. 각 레이어는 회로의 한 층 — 트랜지스터 층, 배선 층, 커패시터 층 등이 차곡차곡 쌓인다.
왜 EUV 레이어를 늘려야 하는가 — 1γ까지는 DUV(저비용 장비)로 여러 번 겹쳐 찍는 멀티 패터닝(multi-patterning) 으로 미세 패턴을 구현했다. 하지만 10nm 이하로 가면:
- DUV 멀티 패터닝이 3중·4중 노광으로 증가 — 한 장 찍는 데 노광·세정·증착을 3~4번 반복.
- 공정 단계가 증가하면 결함 누적 → 수율 하락.
- 1회 EUV가 3~4회 DUV를 대체할 수 있어 단계를 줄이고 수율을 높이는 길이 된다.
3.3 EUV 장비 경제성
EUV 장비 1대의 스펙:
- 가격: 약 $180~200M (약 2,500억~2,800억원) — 보잉 787 여객기 한 대 값에 근접.
- 크기: 버스 크기 (건물 2층 규모), 중량 약 200톤.
- 가동 시간당 웨이퍼 처리 수: 150~180 WPH (wafer per hour).
- 공급 리드타임: 주문 후 인도까지 18~24개월.
DRAM 팹 하나를 1c로 전환하려면:
- EUV 장비 10~15대 필요 (레이어 수에 비례).
- 장비 투자 단독 $2~3B (약 2.8조~4.2조원).
- 팹 전체(장비·건물·유틸리티) 투자는 $10B+ (14조원 이상).
- 이는 일반 DRAM 팹 투자 대비 1.5~1.8배 수준.
3.4 삼성 vs SK하이닉스 — EUV 선투자의 양극화
- 삼성전자: 2018년 업계 최초 DRAM EUV 도입 선언, 평택 P2·P3 라인에 선제 투자. 장비 보유 대수 업계 최다로 추정.
- SK하이닉스: 2020년 EUV 도입, 삼성보다 2년 뒤지만 수율 최적화 속도에서 앞섬. 1γ에서 삼성을 추월.
- 마이크론: 2024년 EUV 첫 도입 — 가장 늦었지만 EUV 없이 DUV 멀티 패터닝으로 1α·1β 성공. 1c에서는 EUV 비중을 공격적으로 늘리는 중.
투자자 관점에서 보면
EUV 다층 적용은 세 방향의 투자 함의를 낳는다. 첫째, ASML (ASML) 은 DRAM EUV 수요 확대로 2026~2028 매출 가속. 둘째, EUV 주변 공정(마스크·펠리클·포토레지스트)의 국산화 수혜 — 한국 소부장 기업들(에프에스티·동진쎄미켐 등)에 성장 기회. 셋째, 삼성전자 (005930.KS) 의 EUV 투자 회수 속도 — 1c 수율이 SK하이닉스 수준에 도달하면 과거 투자한 EUV 감가상각이 마진으로 돌아온다. 삼성 DRAM 부문 영업이익률이 30%대에서 40%대로 복귀할 수 있는가의 핵심 변수다.
4. 수율 도전 — 60% → 80% 게임체인저
4.1 수율이란 무엇인가
Yield (수율) 는 웨이퍼에서 정상 작동하는 칩의 비율이다. 웨이퍼 한 장에 칩 1,000개가 찍혀 있을 때 700개가 정상이면 수율 70%.
일상 비유: 쿠키 반죽 한 판에서 모양이 잘 잡힌 쿠키의 비율. 반죽이 잘못 퍼져 찢어진 쿠키는 폐기. 양산 초기에는 반죽·오븐 온도가 불안정해 찢어진 쿠키가 많다가, 시간이 지나면서 레시피가 정착되어 수율이 올라간다.
4.2 세대별 수율 진화
왜 1c 초기 수율이 떨어지는가:
- 커패시터 45:1 종횡비 — 구조 안정성 리스크 신규 발생.
- EUV 7~8개 레이어 — 레이어 간 정렬(overlay) 오차가 누적되기 쉬움.
- 하이브리드 본딩 본격 도입 — 새로운 결함 모드 출현.
4.3 수율 60% vs 80% — 원가 영향
수율이 60%에서 80%로 올라가면 제조 원가가 약 25% 하락한다. 계산은 단순:
- 웨이퍼 1장 원가: 고정 (예: $10,000).
- 수율 60% → 정상 칩 600개 → 칩당 $16.7.
- 수율 80% → 정상 칩 800개 → 칩당 $12.5.
- 원가 절감: ($16.7 - $12.5) / $16.7 = 25%.
DRAM 업계 평균 영업이익률이 30~40% 수준인데, 원가 25% 하락은 영업이익률을 10~15%p 끌어올리는 효과 를 낸다. 즉 수율 80% 도달은 단순한 "기술 마일스톤"이 아니라 수익성 점프 이벤트 다.
4.4 수율 돌파의 선행 지표
투자자가 실적 발표·컨퍼런스콜에서 주시할 용어:
- "Wafer Starts per Month (WSPM, 월 웨이퍼 투입량)": 1c 라인 규모. 월 5만장 이상이면 "양산" 간주.
- "Qualification (퀄, 고객 승인)": HBM Core Die의 경우 엔비디아·AMD·구글 등이 "이 칩으로 제품 만들어도 된다"고 승인하는 과정. 통상 3~6개월 소요.
- "Bit Density (비트 밀도)": mm²당 저장 비트 수. 1c는 1γ 대비 +17% 전후.
- "Cost per Bit (비트당 원가)": 세대 전환 성공의 궁극 지표. 매 세대 15~20% 하락이 정상.
투자자 관점에서 보면
수율 60% → 80% 돌파는 DRAM 기업의 마진 확장(margin expansion) 이벤트다. 과거 사례로 2018년 SK하이닉스가 1x nm 수율을 80% 돌파하며 영업이익률이 29% → 52% 로 급등한 사례가 있다. 1c에서도 유사한 패턴이 반복될 수 있으며, 수율 돌파 분기(quarter)에 주가가 선행 반응하는 경향이 있다. "수율 80% 도달" 공시 또는 경영진 발언을 매수 타이밍 포착의 1차 지표로 삼을 만하다.
5. HBM4 Base Die와의 연계 — 왜 1c가 AI에도 결정적인가
5.1 HBM 구조 다시보기
HBM (High Bandwidth Memory, 고대역폭 메모리) 은 DRAM 칩 여러 장을 위로 쌓아 올린 특수 메모리다.
HBM 한 스택의 구조:
- Core Die (코어 다이): 실제 데이터를 저장하는 DRAM 층 — 8층·12층·16층 적층 가능.
- Base Die (베이스 다이): 맨 아래 위치, 데이터 입출력·오류 검사·스택 제어를 담당하는 로직 칩.
- TSV (Through-Silicon Via, 실리콘 관통 전극): 층들을 수직으로 꿰뚫어 전기 신호를 전달.
5.2 HBM4에서 Base Die의 근본적 변화
HBM3·HBM3e까지는 Base Die가 DRAM 공정(예: 1γ) 으로 만들어졌다. HBM4는 여기서 중대한 변곡점을 맞는다:
- Base Die를 12nm 로직 공정(파운드리) 으로 전환.
- 삼성전자는 Samsung Foundry Taylor 팹(Texas, 미국)의 4nm/5nm, SK하이닉스는 TSMC N4·N5 공정으로 Base Die 주문.
- 왜 로직 공정인가: AI GPU가 요구하는 연산 기능(on-die compute, NMC: Near-Memory Compute) 을 Base Die에 내장해야 하기 때문.
5.3 Core Die는 여전히 DRAM 공정
중요한 포인트: Base Die가 로직 파운드리로 이동하지만 Core Die(실제 저장층)는 여전히 DRAM 공정이다. 따라서:
- HBM4 Core Die = 1γ 또는 1c 공정 으로 제조.
- 1c Core Die 사용 시 기존 1γ 대비 비트 밀도 +17% → 같은 스택 높이에서 용량 25% 증가 가능.
- 예: 12층 HBM4 스택 용량이 288GB → 360GB (+25%).
5.4 삼성 수직 통합 시나리오
삼성전자는 유일하게 "Foundry + DRAM" 을 모두 보유한 메모리사다. 이 구조가 HBM4에서 드러낸 시너지:
- Base Die: Samsung Foundry Taylor 팹(Texas) 12nm → 고객사 엔비디아·AMD 등과 직접 수주.
- Core Die: Samsung DRAM 평택 P3 팹 1c 공정 → 본사 공급.
- Stack 조립: 하이브리드 본딩 + TSV 로 Core+Base 통합.
5.5 SK하이닉스의 대응
SK하이닉스는 TSMC와 Base Die 파운드리 계약 체결. 외주 방식이지만 TSMC의 공정 우위를 빌려 경쟁력을 유지. 단점은 TSMC 웨이퍼 할당에 의존, 장점은 TSMC 공정 안정성을 가장 빠르게 누릴 수 있음.
투자자 관점에서 보면
1c DRAM 성공은 HBM4 경쟁 구도의 핵심 변수다. 삼성전자가 1c 수율을 75%+ 달성하면, 엔비디아 HBM4 공급사 재편(SK하이닉스 단독 → 삼성·SK 양분 또는 삼성 리드)이 일어날 수 있다. 이 시나리오는 삼성전자 DRAM 부문 ROE를 현 10%대 → 2027년 15%대로 복귀시키는 경로다.
6. 적용 제품 — DDR5·LPDDR6·HBM4·GDDR7
1c 공정은 한 세대에 네 제품군을 동시에 커버하는 플랫폼 노드다.
6.1 DDR5-8400 — 데이터센터 서버
DDR5 (Double Data Rate 5, 더블데이터레이트 5세대) 는 서버·PC용 범용 DRAM 규격의 5세대다.
- 1c 적용 시점: 2026 Q4 양산, 주요 고객사는 AWS·Microsoft Azure·구글·Meta 등 하이퍼스케일러.
- 왜 중요한가: AI 학습·추론 서버 CPU의 메모리 병목 해소.
6.2 LPDDR6 — 모바일·노트북
LPDDR (Low Power DDR, 저전력 DDR) 은 스마트폰·태블릿·노트북용 저전력 DRAM이다. LPDDR6는 그 6세대.
- 전력 특성: 일반 DDR 대비 40~50% 저전력 — 배터리 수명 직결.
- 1c 적용 시점: 2027년 양산 예상, 애플 iPhone 20 시리즈·삼성 Galaxy S27 등 플래그십 탑재 가능성.
6.3 HBM4 Core Die — AI GPU·가속기
- 1c 적용 시점: 2026 Q3 qualification(고객 승인), Q4 양산.
- 주요 고객: 엔비디아 Rubin(2026 말), AMD MI400, 구글 TPU v7, AWS Trainium 3 등.
- 용량 증가: 12층 기준 288GB → 360GB (+25%), 16층 기준 384GB → 480GB (+25%).
6.4 GDDR7 — 게임·그래픽
GDDR (Graphics DDR, 그래픽 DDR) 은 그래픽카드 전용 고속 DRAM이다.
- 1c 적용 시점: 2026 H2 양산.
- 주요 고객: 엔비디아 RTX 60 시리즈, AMD Radeon RX 9000 시리즈.
- 성능: 핀당 36 Gbps (초당 36기가비트) — DDR5 대비 4배 속도.
투자자 관점에서 보면
1c의 "플랫폼 노드" 성격은 위험 분산과 집중 수혜 를 동시에 가져온다. 한 세대 공정이 네 시장에 걸쳐 있어 한 제품군 수요 감소도 다른 제품군이 흡수. 반대로 양산이 성공하면 네 시장에서 동시에 가격·점유율 우위를 누린다.
7. 삼성전자 1c 컴백 시나리오
7.1 2024~2025 상황 — 삼성의 부진
- 1α·1β 수율 부진: 삼성전자는 EUV 장비를 가장 먼저 도입했지만 공정 안정화가 늦어 수율이 업계 하위였다.
- HBM3e 공급망 탈락: 엔비디아 HBM3e 공급사로 SK하이닉스·마이크론이 선정, 삼성전자는 1차 공급 탈락.
- DRAM 점유율 변화 (추정):
- 2023: 삼성 약 42% / SK 약 30% / 마이크론 약 23%
- 2025: 삼성 약 38% / SK 약 36% / 마이크론 약 22%
- SK하이닉스가 삼성을 위협적 수준까지 추격.
7.2 1c에서의 반격 시나리오
7.3 주요 이정표 (Milestone)
7.4 실패 시나리오 — 주의할 리스크
- 커패시터 Wobble 리스크: 45:1 종횡비에서 구조 불안정이 해결되지 않으면 수율 60%대 장기화 → 1c 적자 운영.
- HBM4 Qualification 지연: 엔비디아의 엄격한 검증 기준 통과 실패 시 SK하이닉스 독점 유지 → HBM 매출 공백.
- 마이크론의 공격적 추격: 마이크론이 1γ→1c 전환에서 삼성보다 먼저 80% 수율 도달 시 3위가 2위를 넘는 이변 발생 가능.
- 중국 CXMT 추격: 중국 창신메모리(CXMT)가 2027~2028년 1α·1β급 양산 시 범용 DRAM 가격 하락 → 1c의 프리미엄 마진 잠식.
투자자 관점에서 보면
1c는 삼성전자에게 "수직통합의 이론이 실전 수익으로 증명되는가" 의 시험대다. Taylor Foundry의 Base Die + 평택 P3의 Core Die + 자체 어셈블리 라인이 HBM4에서 시너지로 작동한다면, 2027~2028년은 삼성 반도체 재평가 구간이 될 수 있다.
8. 결론 — 삼성 vs SK 재역전 가능성
8.1 1c DRAM이 결정하는 세 가지 전쟁
- DRAM 본체 전쟁: 삼성 vs SK vs 마이크론의 점유율 재편.
- HBM 공급권 전쟁: 엔비디아 HBM4 공급사 선정 — 삼성이 재진입하는가.
- 수직통합 전쟁: Samsung Foundry + DRAM의 통합 효율이 실제 수익으로 전환되는가.
8.2 투자자가 지켜볼 KPI 5가지
8.3 마무리 — 왜 지금 1c에 주목해야 하는가
반도체 세대 전환은 한 번 결정되면 3~5년의 경쟁 순위를 결정한다. 1c는 EUV 다층 · 커패시터 고종횡비 · 하이브리드 본딩 세 가지 어려운 기술을 동시에 양산 단계로 넣어야 하는 근래 가장 도전적인 DRAM 세대 전환이다. 성공하는 기업은 DDR5·LPDDR6·HBM4·GDDR7 네 시장을 동시에 지배하고, 실패하는 기업은 차세대에서도 따라가는 입장이 된다.
2026년 하반기부터 2027년 상반기까지 약 12개월의 양산·수율 창문(window) 이 이번 사이클의 승부처다.
출처
- Samsung Semiconductor — DRAM Technology Roadmap (2026-03)
- SK hynix Newsroom — 1b nm DRAM 양산 발표 (2025-10)
- TechInsights — DRAM Process Node Analysis: 1α to 1c (2026-02)
- ASML Annual Report 2025 — EUV Installed Base (2026-03)
- JEDEC — DDR5 Spec Update (DDR5-8400, 2025-12)
- JEDEC — HBM4 Standard JESD270-4 (2025-11)
- Micron Technology — 10nm-class DRAM Scaling Paper (2025-09)
- IEEE IEDM 2025 — Advanced DRAM Capacitor with 45:1 Aspect Ratio (2025-12)
- Counterpoint Research — DRAM Market Share Q4 2025 (2026-02)
- TrendForce — HBM4 Supply Chain Analysis (2026-03)